VHDL - XULA有限状态机
VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，用于描述数字电路的结构和行为。它是一种高级语言，可以用于设计和模拟数字电路，并生成可用于实际硬件实现的逻辑电路。
XULA（Xess Universal Logic Array）是一种可编程逻辑器件，它使用VHDL语言进行编程。XULA有限状态机是使用VHDL语言编写的一种特定类型的有限状态机。
有限状态机（Finite State Machine，FSM）是一种数学模型，用于描述系统的状态和状态之间的转换。它由一组状态、输入和输出以及状态转换规则组成。有限状态机可以用于描述各种系统，包括数字电路、通信协议、控制系统等。
VHDL可以用于编写有限状态机的描述，包括状态转换规则和输出逻辑。通过使用VHDL编写的有限状态机，可以实现各种功能，如控制逻辑、序列检测、状态同步等。
XULA有限状态机是使用VHDL语言编写的有限状态机，它可以在XULA逻辑器件上实现各种功能。XULA逻辑器件是一种可编程逻辑器件，可以根据VHDL代码生成逻辑电路，并在硬件上实现。
XULA有限状态机的优势包括：
- 灵活性：使用VHDL语言编写的有限状态机可以根据需求进行灵活的定制和修改。
- 可重用性：VHDL代码可以在不同的项目中重复使用，提高开发效率。
- 可靠性：硬件实现的有限状态机具有高可靠性和稳定性。
XULA有限状态机的应用场景包括：
- 数字电路设计：可以用于设计和实现各种数字电路，如计数器、状态机、数据处理器等。
- 控制系统：可以用于实现控制逻辑，如自动控制系统、机器人控制等。
- 通信协议：可以用于实现各种通信协议的状态机，如UART、SPI、I2C等。
腾讯云提供了一系列与云计算相关的产品，但不直接提供与VHDL和XULA有限状态机相关的产品。您可以参考腾讯云的云计算产品，如云服务器、云数据库、云存储等，来构建和部署与VHDL和XULA有限状态机相关的应用。
请注意，以上答案仅供参考，具体的技术实现和产品选择应根据实际需求进行评估和决策。
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1回答
我正在使用VHDL实现一个简单的有限状态机。我用VHDL写出了这段代码，我得到了这样的错误：‘未解析的信号NS有多个源’。我深入研究了代码，但找不到错误，有人能帮我解决这个问题吗？
library ieee ;
use ieee.std_logic_1164.all ;
entity MeallyMachine is
port(
x,res,clk:in std_logic;
浏览 0提问于2014-12-29得票数 0
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我用VHDL创建了一个有四个状态的有限状态机，但是我很难理解FSM生成的控制信号发生了什么。我原以为这些信号是动态生成的，而不需要将其存储在触发器中，但这种情况并没有发生--合成正在为所有这些信号创建触发器。
为了说明我的问题，我将把我的部分代码放在这里：
例如，这是我使用的一个寄存器：
-- register
signal register : STD_LOGIC_VECTOR (2 downto 0);
signal in_register : STD_LOGIC_VECTOR (2 downto 0);
signal c_register : STD_LOGIC;
--
-- regis
浏览 1提问于2014-12-14得票数 1
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1回答
关于难-简单的问题，我知道这很普遍，但这正是我问的原因……
如果我用vhdl写一段代码，我使用的进程是这样开始的：
Process(clk,x,y,x)
begin
...
end process
有没有什么方法可以让我不必保存x，y，z值？我对此的理解是，如果我不能拯救它们，我就不能说其中一个改变了，这意味着我必须拯救它们。
我正在和一个朋友一起写大学作业，我们有不同的意见。非常感谢你的帮助！
浏览 4提问于2017-10-13得票数 1
在过去的两天里，这个问题一直困扰着我，所以我来到互联网上寻求帮助。
先了解一些背景信息……我正在为uni开发一个交通灯项目，使用的是Altera DE0板。关于VHDL语言，我是一个完全的n00b，第一次赋值或多或少是“这是一个有限状态机的例子和一个低LPM计数器的例子，去做一些红绿灯”。我认为这个想法只是为了对VHDL的使用有所了解，并弄乱代码以使其正常工作。
我们从一本关于有限状态机的教科书(Free Range VHDL p93 iirc)中得到了一个例子，然后展示了如何使用Quartus中的Megawizard插件管理器来制作p93计数器，基本上只需合并/扩展它们即可。这是我用VHDL
浏览 0提问于2015-03-20得票数 0
1回答
关于PSL断言，我有一个有趣的问题。这是一个VHDL监控过程。它是一个专门用于断言的过程，因此是一个不可综合的过程。此监视器检查当前的FSM状态，并存储两个寄存器的值："input1“和"reg136”。最后，它触发一个"assert“语句来比较这些寄存器的值。
process (clk)
variable var_a : signed(7 downto 0);
variable var_b : signed(7 downto 0);
begin
if (rising_edge(clk)) then
case state is
when
浏览 1提问于2010-07-28得票数 4
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我想用vhdl语言实现一个莫尔斯码到ASCII转换器，然后通过UART将ASCII字符传输到PC终端。我已经完成了UART部分。
但我不知道如何实现转换器部分。问题是输入莫尔斯码符号率的变化。我想检测点，破折号，字符空间和单词空间。
请帮助我完成以下工作：
可变符号率莫尔斯码码元的检测
二进制搜索树遍历Morse代码树以找到相应的ASCII字符。
浏览 2提问于2013-12-15得票数 0
3回答
当我学习如何用VHDL表示有限状态机时，它是一个双进程架构。一个进程处理时钟/复位信号，另一个进程处理更新状态和输出的组合逻辑。下面是一个示例。
我见过这种风格受到批评(例如，请参阅对的评论和回答)，但从未详细说明过。我想知道这背后是否有客观的原因。
有没有避免这种风格的技术原因？Xilinx的合成器似乎将其检测为状态机(您可以在输出中看到它，并验证转换)，但其他人是否会为它而苦苦挣扎，或者生成质量不佳的实现？
难道它不是VHDL的惯用语言吗？记住要避免基于观点的答案；如果它不是地道的，有没有使用不同风格的广泛使用的教学资源或参考资料？习语风格也可以存在，因为。有几类错误很容易被正确的风格捕捉
浏览 3提问于2015-11-15得票数 6
1回答
尝试获取vhdl或ada源文件，匹配关键字，并将其替换为列表中的关键字。然而，我的regex并不是用来处理ignorecase和multiline的，它是由$1和$2组成的。有什么想法吗？谢谢。
$ErrorActionPreference = 'Stop'
$script:regop_gi = [Text.RegularExpressions.RegexOptions]::IgnoreCase -bor [Text.RegularExpressions.RegexOptions]::Multiline
function ReplaceKeyWords {
para
浏览 11提问于2022-05-22得票数 0
1回答
我想问一下。我正在进行一个FPGA俄罗斯方块的设计。在Windows7的ISE环境中，我的代码语言是VHDL。
当我进行我的工作时，我经常用isim模拟来检查我的工作。随着设计变得越来越大，isim停止工作并关闭。基本上，导致这次崩溃的模块是一个大的fsm。当我评论fsm的某些状态时，ISIM又可以正常工作了。
我会评论哪些状态并不重要。我可以检查fsm是否正常工作。但是我不能把它作为一个整体来测试。有没有可能这不是代码错误，而只是ISIM？
谢谢
浏览 1提问于2014-11-26得票数 0
我在文档中找不到用icarus将VHDL代码转换为Verilog的例子。我发现了如何对VHDL 做verilog。我试图修改命令以在上执行VHDL转换：
$ iverilog -tvlog95 -o button_deb.v button_deb.vhdl
button_deb.vhdl:3: syntax error
I give up.
但我有语法错误。我的VHDL代码错了吗？或者是iverilog命令出错了？
浏览 14提问于2016-01-06得票数 1
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1回答
(: .)表达式在ANTLR规则中有什么意义？
message
: COLON (: .)*?
;
在
我不能用医生的话说冒号是被允许进入规则的。在这种情况下，不应该将括号中的:替换为COLON吗？
更新
这些案例是否也是从options的清除中遗留下来的？
grammars-v4/antlr/antlr3/examples/Verilog3.g(548,13): Warning: ignoring colon with no effect, token `'else'` at offset 12136
grammars-v4/vhdl/vhdl.g4(696,1
浏览 2提问于2020-10-22得票数 1
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1回答
在gwan.h头文件中，我看到了LG_VHDL。据我所知，VHDL主要用于FPGA编程。
你能告诉我为什么，怎么会有与vhdl相关的东西？我在任何地方都找不到gwan和vhdl。
vhdl是一种描述语言，您可以描述硬件应该如何工作，还有一个非常复杂的编译器使其成为现实。怎么可能用vhdl描述cgi呢？
谢谢
浏览 3提问于2013-08-30得票数 3
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我目前正在尝试在我的Verilog设计中使用某些遗留的VHDL代码。虽然可以在Verilog中实例化VHDL模块，但我找不到在Verilog中调用VHDL函数的方法。(除了将其包装在VHDL模块中并实例化该模块之外)。有没有办法在Verilog中直接调用VHDL函数？
浏览 1提问于2016-04-21得票数 5
我的问题是我有两个向量，例如A和B。当时钟为1时，我必须选择A向量的第一个元素A(0)，当时钟为零时，B(0)，然后是A(1)，B(1)，A(2)，B(2)...
我的实际代码有一些问题：
-顶层实体
library ieee;
use ieee.std_logic_1164.all;
entity topentity is
generic
(
DATA_WIDTH : natural := 8
);
port
(
clk : in std_logic;
enable
浏览 9提问于2017-01-10得票数 0
1回答
在实现客户机/服务器解决方案时，您总是需要回答的问题之一是协议。
在简单的情况下，数据包可能总是相同类型，所以协议甚至根本没有逻辑:客户端连接到服务器，服务器只说了一些事实，客户端断开连接，就是这样。
在更复杂的情况下，某些数据包只能在某些特定情况下发送。例如，设想一个需要授权的抽象服务器:客户端在发送或获取任何有用的数据之前必须经过授权。在这种情况下，出现了会话的概念。
Session是一个描述客户机/服务器对话状态的概念:客户端和服务器端都期待彼此之间的某些东西，但也有它们都不期望的东西。
然后，更进一步，假装协议非常复杂，并且它的实现应该很容易扩展。我相信，理论上正确的解决方案是使用有限
浏览 3提问于2011-08-17得票数 1
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我试图模拟一个Xilinx GTXE2收发信机。在GTXE2_CHANNEL.vhd中，我得到了一个错误，在库'ieee‘中找不到'std_logic_arith’。
首先，这是我的机器设置：
Windows 7 (pro，x64，德语)
PowerShell 4.0
Python 3.4
Xilinx ISE 14.7 (x64，英文)
Xilinx 2014.2 (x64，英文)
GHDL 0.31 for Windows ()
所以问题1:包含在GHDL中吗？
我试图将VHDL标准更改为VHDL-2008 --std=0
浏览 2提问于2014-09-14得票数 3
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我有两个PowerShell脚本，它们有开关参数：
compile-tool1.ps1:
[CmdletBinding()]
param(
[switch]$VHDL2008
)
Write-Host "VHDL-2008 is enabled: $VHDL2008"
compile.ps1:
[CmdletBinding()]
param(
[switch]$VHDL2008
)
if (-not $VHDL2008)
{ compile-tool1.ps1 }
else
{ compile-tool1.ps1 -VHDL2008 }
如何
浏览 3提问于2016-06-24得票数 75
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1回答
我目前正在写我的第一个FSM，不确定我的逻辑是否正确。我的任务是为以下逻辑创建一个状态图：
A = 00
B = 01
C = 10
D = 11
在以下情况下，输出为1：
BDA
BAA
BAD
因此，我创建了以下vhdl代码来完成此任务：
因此，每当我将其输出为1时，我将其发送回B，并使count +1。这应该在LED上显示为它在18位序列中被发现的次数。
我以正确的方式处理这个问题吗？我对如何在18位序列中移动它感到困惑。我应该将电路板上的swtiches作为我的18位，表示为SW。我会用SW(17 downto 0)取代data_in吗
浏览 0提问于2014-03-10得票数 0
VHDL语言OsvvmLibraries中的.pro文件是什么？
显而易见的答案是，它是模拟器需要读取的VHDL文件的列表……但是，我以前从未见过这种特殊的构建文件格式。
哪些VHDL语言模拟器支持读取.pro文件？这是调用VHDL模拟器的python脚本的输入吗？或者它是内置在特定VHDL模拟器中的一种文件格式。
浏览 5提问于2021-10-04得票数 1
1回答
我正在读一本由Peter Linz写的名为“形式语言和自动机导论”的书。在其中一个问题中，它问我，"Design an acceptor for integers in a programming language C"，有人能告诉我，我怎么才能得到这个问题的答案吗？任何帮助都将不胜感激
浏览 2提问于2011-02-04得票数 0
2回答
我有一种表达方式：
ENTITY first
VHDL language standard: 3 (VHDL-2008)
ARCHITECTURE BODY arch
VHDL language standard: 3 (VHDL-2008)
现在，我只想对第一个偏执的实体进行正则表达式，所以结果应该是VHDL-2008，甚至是2008。
我是新来的。我试过的是：
"^ENTITY *(.*)"
只返回“先”。所以我的问题是:在“第一”之后，我怎么才能要求换行呢？我的尝试：
"^ENTITY .*\\n(.*)"
令人困惑的结果是
"
浏览 6提问于2014-01-14得票数 2
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1回答
我的VHDL测试平台使用了一些特定于VHDL'2008的特性，但是，取决于我到底在测试什么或者我所使用的仿真软件，它不能总是在VHDL'2008中编译。
为了解决这个问题，我创建了两个版本的testbench：
完整的版本，汇编在VHDL'2008。
轻型的，所有的VHDL'2008行删除，编译在VHDL'93。
然而，维护这个测试工作台的两个几乎相同的版本确实是件很烦人的事情，所以我想以某种方式合并它们。
我最初想我可以使用一个泛型和一个"IF .. GENERATE“语句，但是这显然不允许我‘93’编译一个具有'200
浏览 6提问于2015-07-20得票数 2
2回答
我试图用VHDL编写一个4位计数器，根据我的UD变量的值从"0000“到"1111”或者从"1111“到"0000”(如果UD='1‘它应该向下计数，如果它是’0‘up)。还有一个信号RCO_L，当我的计数器到达计数器(0或15)的一侧时，它得到值=‘0’。最后，当计数器设置为1时，有一个ENP_L信号会抑制它。
我发现很难编写代码，因为我对VHDL有点陌生，而且我遇到了很多错误。如果有人能帮我，我会很感激的。
这就是我到目前为止所做的：
*entity contador is
Port ( A : in STD_LOGIC_VECTOR(3
浏览 0提问于2013-12-16得票数 0
2回答
作为分配的一部分(是的，我说过了；因此，我们甚至不允许import re测试)，我实现了一种将某个正则表达式格式解析为树r的方法，其中：
r.symbol是节点的类型。
(e =ε，0或1 =终端，. =序列，|和*是明显的)
r.children是(0, 1, 2)子节点的列表。
这种格式唯一可以匹配的字符是0、1，因此这些字符也是唯一可能的终端。
def match(r, s):
"""
Return True iff the list of characters `s' matches the
regular exp
浏览 1提问于2013-10-23得票数 1
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在verilog中，我可以通过使用标准verilog模拟器标志将测试用例的名称传递到模拟中：
+define+TESTCASE=\"mytestcase.txt\"
然后，在verilog代码中，我可以这样做：
//Verilog
fid = $fopen(`TESTCASE);
然而，在VHDL中，我并不是不知道达到类似效果的最佳方法。基本上，我想运行一个shell脚本来调用VHDL模拟器并编译我的VHDL源代码，但是为了以某种方式传达我想要作为VHDL模拟器外部的VHDL字符串运行的测试用例的名称。例如：
$ perl RunVhdlSimulation.pl --test
浏览 1提问于2019-05-22得票数 1
我们的模拟器允许VHDL / Verilog混合，我们的设计使用用VHDL编写的IP (否则，我们的设计主要是Systemverilog)。我们遇到了问题，因为参数重写不能正常工作，我们从模拟器的文档中找到了以下语句：
默认情况下，当在VHDL设计单元内实例化Verilog模块并完成默认绑定时，VHDL泛型将使用位置映射映射到Verilog参数。
这是说VHDL泛型到Verilog参数的映射是使用位置映射完成的，而不是命名映射。模拟器提供了一个特殊的选项，可以将绑定规则更改为“命名映射”，从而解决了我们的问题。
我的问题是，当涉及到VHDL中的Verilog (还是Verilog中的VHDL
浏览 0提问于2018-07-31得票数 0
我有一个makefile，我想在正确的库中编译我的每个vhdl文件。这是我的密码：
$(DEBUG)for core_lib in $(CORE_LIB_LIST); \
do for core_lib_src_vhd in $($$core_lib.VHDL_SRC_FILES_LIST); \
do $(COMPILER_VHDL) $(CC_VHDL_OPTIONS) $(COVER_OPTIONS) -work $$core_lib $(BLOCK_PATH)/cores/$$core_lib_src_vhd; \
don
浏览 5提问于2017-07-10得票数 0
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我在全球范围内转变了公司模式。但我不想用vhdl模式打开它。
我添加钩子来关闭它的vhdl模式钩子。但在vhdl模式下，它仍能在微型缓冲器中工作。
当主模式是vhdl模式时，我如何才能将其关闭？
浏览 2提问于2014-06-19得票数 1
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我是VHDL的初学者。我正在使用GHDL来实现我的VHDL代码并对其进行测试。我为XOR Gate写了一个简单的VHDL行为代码。我正在尝试编写一个测试平台来测试XOR Gate。 XOR VHDL代码： library ieee;
use ieee.std_logic_1164.all;
entity XORGate is
port(
xora, xorb : in std_logic;
xorout : out std_logic
);
end XORGate;
architecture behave of XORGate is
begin
process(xo
浏览 11提问于2021-06-19得票数 0
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如何用VHDL编写以下代码？？
`timescale 1ns/10ps
module tb;
event event_a;
initial begin
#20 ->event_a;
#30 ->event_a;
#90 ->event_a;
#100;
$stop;
end
always @(event_a) begin
$display("hello word (%t)");
end
endmodule
下面是我到目前为止在VHDL中尝试过的：
library STD;
libr
浏览 1提问于2021-01-22得票数 1
1回答
我有一个VHDL代码，它需要一个元素数组作为泛型。COEF_LIST : coef :=(0,0,1,1,2，-2,1，-2,1)
如何将新的COEF_LIST集从系统verilog测试平台发送到VHDL实体？
VHDL中的泛型与verilog中的参数相同。
我宣布coef为
parameter real COEFF[8:0] = '{0,0,1,1,2,-2,1,-2,1};
在系统中。
我尝试使用(在我的verilog测试平台)传递
vhdl_entity #(
.COEF_LIST(COEFF)
)
我得
浏览 3提问于2014-06-03得票数 0
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1回答
谁能告诉我使用FSM (有限状态机)比SOA (BPEL)设计工作流有什么显着的相对优势吗？还是SOA有更多的优势？
浏览 1提问于2013-06-03得票数 0
我想学习用于noc仿真的VHDL (特别是noc路由器和缓冲区微体系结构)。我只知道VHDL是一种编程语言，但我不知道如何使用它，以及哪个模拟器使用VHDL。下面是我的问题: ubuntu适合安装VHDL吗？如果答案是肯定的，那么哪个模拟器对noc体系结构有好处呢？如何一步一步地在ubuntu上安装VHDL和模拟器？我可以从哪里下载免费版本的？
浏览 0提问于2015-09-28得票数 3
2回答
我试图使用‘浮点和定点包’作为我的过滤器设计的一部分，在VHDL。我正在使用Altera作为开发环境。我从网站：下载了文件包，现在可以在上找到。
在其用户指南中提到了以下内容：
'fixed_float_types_c.vhdl', 'fixed_pkg_c.vhdl' and 'float_pkg_c.vhdl'
should be compiled into a library called "ieee_proposed".
但是，我不知道如何使用Altera工具将上述*.vhdl文件编译到库中。
任何提示都将不胜感激。
浏览 3提问于2013-10-25得票数 3
回答已采纳
1回答
我正在为一项任务创建状态机和vhdl代码。它涉及一台使用FPGA来控制其功能的机器。它的时钟频率为100 MHZ，占空比为50%。用户按下机器上的按钮，led接通。一旦发生这种情况，机器就开始在数据线上寻找数据序列(前同步码)。一旦检测到前同步码，伺服装置顺时针旋转到90度位置，保持10秒，之后整个系统复位。伺服的周期为20ms，起始位置的占空比为1.0ms，垂直位置的占空比为1.5ms。前导序列是1-0-1-0-0-0-0-1-0-1-0-0-0-0-0-0-0-0-0-0-0-0-1，比特周期为0.5微秒。
我已经有几年没有用FPGA或VHDL做过任何事情了，所以现在这对我来说有点挣扎。我
浏览 25提问于2020-02-12得票数 0
2回答
VHDL图灵完成了吗？
、、、
VHDL图灵完成了吗？我的理解是，VHDL创建了一个寄存器机器，而没有任意RAM的寄存器机器并不是图灵完整的。
这个准确吗？对于无法在寄存器机器中解决的问题，是否有一种标准的方法--使用VHDL之外的RAM，并通过VHDL进行管理？
浏览 0提问于2014-10-30得票数 6
8回答
我是VHDL的新手，不知道如何调试VHDL代码。
有没有什么软件可以让我深入了解我的VHDL实体的内部信号随着时间的推移或类似的东西？
请帮帮忙。
浏览 0提问于2011-03-29得票数 6
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1回答
在一条线上添加多个条目
、、、、
我试图针对另一个文件对一个文件进行grep；但是，我在一行中遇到了多个条目的问题。
下面是我的设置的一个简化示例：
grep -of <(echo "VHDL\nC++\nHello") <(echo "C++ VHDL")
哪种输出
VHDL
当我试图让它输出时
C++
VHDL
谢谢。
编辑：--我使用的是BSD grep，而不是按需要工作的GNU grep。
浏览 2提问于2017-10-13得票数 2
1回答
我用libpcre用C编写了一个引擎，它过滤表单的一些日志行(在我的例子中，过滤器接受或拒绝字符串)：
tok1=foo tok2=bar ... tok3="value with spaces in it" ...
因此，我过滤它们的方法是从用户那里接收表单的筛选字符串：
"tok1=regex1 tok2=regex2 tok3!=regex3 ..."
在开始时，我的引擎解析这个模式，用pcre_compile/pcre_study编译所有已找到的regexes，并将它们存储到hashtable (或基)中。
("tok1"->pcr
浏览 0提问于2013-01-23得票数 0
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8回答
如今，用VHDL或Verilog进行硬件设计更像是编程。然而，我看到大家对VHDL/Verilog编程的讨论并不是那么积极。
有没有用Verilog/VHDL/SystemVerilog或SystemC进行硬件设计的论坛？
浏览 1提问于2010-07-01得票数 26
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sudo apt-get install ghdl
似乎一切都安装正确，但没有VHDL2008库。如何添加这些内容？
/usr/bin/ghdl -i --std=08 --work=work /home/user/Projects/endian_swapper/tests/../hdl/endian_swapper.vhdl && \
/usr/bin/ghdl -m --std=08 --work=work endian_swapper_vhdl
/usr/bin/ghdl-gcc:warning: library ieee does not exists for
浏览 8提问于2020-04-14得票数 1
我正在用累加器编码一个4位二进制加法器：
library ieee;
use ieee.std_logic_1164.all;
entity binadder is
port(n,clk,sh:in bit;
x,y:inout std_logic_vector(3 downto 0);
co:inout bit;
done:out bit);
end binadder;
architecture binadder of binadder is
signal state: integer range 0 to 3;
s
浏览 4提问于2009-12-01得票数 2
回答已采纳
1回答
我有一个FPGA项目与多个VHDL文件(所有编译没有错误)，写在格子的钻石软件。问题是当我去分配引脚时，我看到的只是一个VHDL文件的输入和输出。如果删除该文件，则会看到另一个文件，netlist分析器具有相同的行为。
是否可以在同一个项目中拥有多个VHDL文件，还是必须将所有内容都写入一个VHDL文件中？
浏览 2提问于2017-08-20得票数 2
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4回答
测试VHDL代码逻辑的标准方法是用VHDL编写一个测试平台，并使用像ModelSim这样的模拟器；我已经做了很多次了。
我听说，工程师们现在使用Python来测试VHDL代码，而不是用VHDL编写测试平台。
问题：
这是怎么做的？
- Is this done by writing a test bench in Python and then compiling this Python file or linking into Modelsim?
- Is this done in Python using a module like myHDL and then linking
浏览 29提问于2016-03-02得票数 5
2回答
我正在使用lexer和有限状态机进行大量的代码分析。目前，我正在使用表格来描述FSM：
| token | current state | target state |
+-------+---------------+--------------+
| . | start | dot |
| trace | dot | method |
| ( | method | detected |
使用此表和隐式start状态FSM创建：
📷
Lexer用于生成令牌流，令牌用作状态转换的触发器。如果
浏览 0提问于2016-08-26得票数 5
2回答
如何禁用对文件中一段文本的解析？
、、、、
我的文件结构是：
`pragma TOKEN1_NAME TOKEN1_VALUE
`pragma TOKEN2_NAME TOKEN2_VALUE
`pragma TOKEN3_NAME TOKEN3_VALUE
`pragma TOKEN4_NAME TOKEN4_VALUE
VHDL_TEXT{
// A valid VHDL text goes here.
}
`pragma TOKEN2_NAME TOKEN2_VALUE
VHDL_TEXT{
// VHDL text
}
我需要将VHDL文本传递给输出文件。我可以通过在lex文件末尾设置一个默认规则来做到这一点：
Ru
浏览 3提问于2015-01-04得票数 0
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3回答
我是一名软件工程师(JAVA/C++)，而不是电气工程师，所以你可以想象，VHDL让我非常困惑，因为我不知道合成器在幕后试图做什么。它告诉我它不能合成我认为是非常简单的建筑。(实际上，它是为我的几个实体做的，因此我怀疑我误解了一些基本概念，并在多个地方重复了架构错误。)
为什么这个不合成..。(ERROR - controller.vhd(63)：语句是不可综合的，因为它在非(时钟边缘)条件下不保持其值。VHDL-1242完成:错误代码2)
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY controller IS
PORT (
浏览 0提问于2017-07-29得票数 2
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2回答
我的编译器给了我这些错误：
错误: COMP96_0305: SUBONE_MODULE_VHDL.vhd：(93，23)：找不到这些实际的函数"TO_INTEGER“。
错误: COMP96_0138: SUBONE_MODULE_VHDL.vhd：(93，23)：数组对象引用中的索引类型与其范围类型不兼容。**
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.NUMERIC_STD.all;
entity SUBONE_MODULE_VHDL is
port(
addr : in STD_LOGIC_VECT
浏览 6提问于2013-06-15得票数 0
当我使用vim或neovim编辑vhdl文件时，“if- or -end if；”语句永远不会正确自动缩进。当我输入“if然后”并输入时，如下所示：
if xxx then
|
这很好。然后我不停地输入“end”和一个空格，看起来就像：
if xxx then
end |
在我通过输入“if；”来完成这个语句之后，它看起来如下所示：
if xxx then
end if;
那我怎么才能解决这个问题？
文件类型为/usr/share/vim/vim82/indent/vhdl.vim. vhdl ，vim版本为8.2，由vim加载的实现vhdl缩进的脚本为。
浏览 3提问于2021-12-02得票数 2
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