Verilog中的可变长度寄存器片
（Variable Length Register Slice）是一种用于存储和处理数据的硬件电路元件。它可以根据需要动态调整存储数据的位数，提供了灵活性和效率。
可变长度寄存器片可以根据输入信号的长度自动调整其内部寄存器的位数。这使得它可以适应不同长度的数据，并且可以在不浪费硬件资源的情况下实现高效的数据存储和处理。
优势：
- 灵活性：可变长度寄存器片可以根据需要动态调整存储数据的位数，适应不同长度的数据。
- 节省资源：由于可变长度寄存器片可以根据输入信号的长度调整位数，因此可以避免浪费硬件资源。
- 高效性：可变长度寄存器片可以实现高效的数据存储和处理，提高系统的性能。
应用场景：
- 数据存储：可变长度寄存器片可以用于存储不同长度的数据，例如传感器数据、图像数据等。
- 数据处理：可变长度寄存器片可以用于对不同长度的数据进行处理，例如数据压缩、加密解密等。
- 状态机设计：可变长度寄存器片可以用于实现状态机的状态存储和转换。
腾讯云相关产品： 腾讯云提供了一系列云计算产品，其中与Verilog中的可变长度寄存器片相关的产品包括：
- 腾讯云FPGA云服务器：提供了可编程逻辑门阵列（FPGA）资源，可以用于实现硬件加速和定制化计算，包括可变长度寄存器片的设计和开发。
- 腾讯云弹性MapReduce：提供了弹性的大数据处理服务，可以用于对大规模数据进行处理和分析，包括对可变长度寄存器片的应用。
产品介绍链接地址：
- 腾讯云FPGA云服务器：https://cloud.tencent.com/product/fpga
- 腾讯云弹性MapReduce：https://cloud.tencent.com/product/emr
相关·内容
我正在Zynq芯片上实现TxRx。我的设计是可行的，但我想对它进行优化。根据报告，我的DSP片没有被利用。我想在DSP片上做乘法运算。我刚开始讲FPGA。从我的Verilog代码中是否有针对FPGA DSP片进行乘法运算的指导方针？在我写乘法的地方，我该怎么写函数？
致以亲切的问候，
浏览 2提问于2015-03-18得票数 0
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我正在使用Verilog和modelSim，当我试图将reg变量赋给另一个reg变量的不同部分时，我得到了以下错误：
** Error: Range width must be greater than zero.
** Error: Range width must be constant expression.
相关代码如下：
integer f; //zd, qd, R and Q are regs
always @ * begin
f = 52 - zd;
R = qd[f +:0];
Q = qd[63 -:f+1];
end
我希
浏览 0提问于2012-04-07得票数 2
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这已经困扰了我一段时间了:我正在编写使用verilog的代码，这意味着我在一个verilog文件中编辑一个verilog文件，并将perl代码片段注入到注释部分。我喜欢在Vim中做的一件非常有用的事情是用*和#搜索光标下的整个单词。但是，对于包含变量名称(如${w}和$w )的perl语法，这些快捷方式不起作用。
我不想将$、{和}添加到我的“关键字”列表中，因为在很多情况下，我不希望将它们作为整个单词的一部分。例如，在verilog连接：{sig1,sig2[1:0]}中，我不希望搜索整个单词的{sig1。
有没有办法让“完整的单词”通过正则表达式来识别序列？因此，只有${[a-z]+}或$
浏览 1提问于2016-05-16得票数 1
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从几天内编写verilog代码，我有一个问题是‘我们能在生成块中编写生成块吗？’我正在写一个RTL，如下所示：
Where 'n' is a parameter.
reg [DATA_WIDTH:0] flops [n-1:0];
generate
if (n > 0) begin
always @(posedge clk) begin
if (en) begin
flops[0] <= mem[addr];
end
end
generate
genvar i;
f
浏览 3提问于2016-08-02得票数 0
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1回答
AGAL和可变寄存器
、、、
，，我只想这样做。所以我在树荫下。我存储一个从va1到v1的UV码。在框架着色器中，插入的纹理坐标现在可以在v1中进行采样。像语义学一样，遮罩下是否有联系，将v1与按三角形推到片段着色器的普通v1片段相关联，或者一旦遍历了整个网格的几何图形顶点?在顶点着色器中的，假设我将模型视图乘以顶点的位置。然后我想和片段着色器分享我的z-coord。我将转换后的向量的z线存储到v3中.一旦我进入片段着色器，并访问z-coord的v3，这是我传入的z-coord，还是这个z-坐标将被中间的透视分割所改变？我只想澄清在这些寄存器中存储值时所描述的“内插”行为。
浏览 3提问于2011-12-20得票数 0
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我用verilog做了一个差错控制编码，因为我得到了延迟为18000 ns的解码数据。我需要比较解码的数据和原始数据，但我的原始数据开始大约100 ns，那么如何做这两个信号的比较。
如何在verilog中延迟我的输入数据，这应该是可综合的？
我需要实现这是硬件。
浏览 0提问于2017-05-29得票数 2
1回答
为了解决Verilog中不同时钟域引起的亚稳态问题，采用了双寄存器方法.
但据我所知，亚稳态的最终输出是未定的。输出与输入无关。
那么，我的问题是如何用双寄存器方法保证输出的正确性呢？
谢谢。
浏览 6提问于2016-11-28得票数 3
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我使用Verilog代码组合逻辑中的缓冲区，我试图使用间谍合成工具来合成Verilog代码。但我做不到。正在显示
错误:对信号缓冲器A、B的锁存推断。
我在下面附上我的Verilog代码，有人能帮我解决这个问题吗？
谢谢
这是我的代码：
module FIFObuffer (Clk,Reset,Enable, dataIn,dataOut);
input Clk,Reset,Enable;
input signed[16:0]dataIn;
output reg [16:0]dataOut;
//internal registers
r
浏览 3提问于2021-05-26得票数 0
1回答
我有一组多寄存器，地址从0x20到0x60不等。如果处理器想要在任何时候读取这些寄存器，我必须发送相应的寄存器data.Right，现在我使用case语句指定所有寄存器地址并将寄存器数据分配给数据总线。
我们可以在代码行方面做任何简化吗？
例如：
always @(posedge clk) begin
if (!fpga_rst) begin
dataout <= 16'd0;
end
else if (!rd_en) begin
case (reg_addr)
0x0012: dataout <= fpg
浏览 3提问于2015-12-09得票数 0
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1回答
我在寻找片的内存分配，无论是在编译时静态的还是动态的。因为切片是指向back中数组的指针，所以我已经研究过对于动态内存分配，指针是至关重要的。那么，片的分配是什么，映射又如何呢？
浏览 0提问于2018-04-11得票数 2
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1回答
我正在实现一个移位寄存器使用四个4-1 muxes和四个D触发器，并给这个模块作为一个按钮(输出到倒班寄存器的时钟)。我知道弹出器是如何工作的，以及它们为什么会被使用，但是有人能解释一下这段代码是如何工作的吗？谢谢。
module debounce(
input D_in,
input clk_in,
input reset,
output D_out
);
reg q9, q8, q7, q6, q5, q4, q3, q2, q1, q0;
always @ ( posedge clk_in or posedge reset)
if (re
浏览 5提问于2014-09-13得票数 1
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我正在编写verilog代码来完成矩阵乘法。
但是我发现总是使用整数和for循环来完成。
虽然我的教授告诉我，他不确定是否有整数在verilog可以制造成芯片，意味着发送到台积电，以创建IC。
整数声明是只在FPGA中使用，还是也可以在IC中使用？
谢谢。
浏览 4提问于2022-07-20得票数 0
我在Verilog中有一些未签名减法的麻烦。
以下Verilog代码是为4位ALU设计的：
module p2(in_1,in_2,s,out);
input [3:0]in_1,in_2;
input [1:0]s;
output [4:0]out;
reg [4:0]out;
parameter ADD=2'b00;
parameter SUBTRACT=2'b01;
parameter AND=2'b10;
parameter OR=2'b11;
always @(in_1,in_2,s)
begin
case (s)
ADD:
浏览 1提问于2015-11-21得票数 0
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我看到一堆
` `ifndef合成
some_variable={1{$random}}；
语句在我生成的RTL verilog中。这些语句在门级综合期间不会被综合。当我这样做的时候：
输出/rv64ui-p-auipc.vpd(以/rocket-chip/vsim为例)
我想基于RTL生成合成工具将看到的波形。我尝试通过将'+define+SYNTHESIS=1‘设置为VCS选项来实现这一点，但这样做会在运行测试时造成某种类型的无限循环。
这些‘`ifndef’语句到底在做什么？它们的意义是什么(即为什么在这里定义合成变量会创建无限循环？)
谢谢!
浏览 1提问于2016-06-03得票数 0
1回答
我试着熟悉RISC-V ISA和火箭芯片。我已经设置了CONFIG=DefaultSmallConfig并使用make verilog命令在vsim目录中生成了Verilog代码。在设计编译器( Design，DC)的输出和系统综合方面，我有几个问题。
如何删除与调试相关的端口和连接？我只需要综合核心及其外围设备，而不需要调试相关模块/线。
顶层模块是ExampleRocketSystem吗？我必须在DC中设置current_design，并且需要知道顶级模块是什么。
除了freechips.rocketchip.system.DefaultSmallConfig.v输出文件之外，
浏览 2提问于2017-08-28得票数 2
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下面两段verilog代码有什么不同？
1)
always@(in)
out = #5 in;
和
2)
always@(in)
out <= #5 in;
考虑到always块中没有其他行，那么输出会有什么不同吗？问题涉及幻灯片16 (请参见o5和o6输出)
浏览 0提问于2013-08-27得票数 3
3回答
如何在HDL (verilog)中实现硬件随机数生成器？
需要考虑哪些选择？
这个问题遵循格式。鼓励补充答案和更新。
浏览 1提问于2013-01-24得票数 7
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我正在从Chisel 3源代码生成Verilog，并使用UCF文件将Verilog的顶级模块端口映射到FPGA引脚。
我的设计中有一组inout引脚(SDRAM数据引脚)，它们在凿线侧必须表示为单独的输入和输出端口。问题是，我不能(AFAIK)然后将Verilog输入端口和输出端口映射到同一个FPGA引脚(如果我直接编写Verilog，这将是一个单一的inout信号，所以这不是一个问题)，我不知道如何强制Chisel 3从两个输入/输出Chisel端口产生一个单一的Verilog inout端口。
在Chisel (3)中这通常是如何解决的？
浏览 3提问于2016-12-05得票数 4
我在Verilog中有一个示例项目，最初是针对Xilinx的，出于资源原因，我想将其导入到ICE40 FPGA中。ICE40中有一个定义输入/输出端口的SB_IO原语。我不太理解它，想知道Xilinx FPGA中是否有类似或等效的原语？或者如何将其转换为Xilinx FPGA域？ 示例代码如下： SB_IO #(
.PIN_TYPE(6'b010100),
.PULLUP(1'b0),
.NEG_TRIGGER(1'b0),
.IO_STANDARD("SB_LVCMOS")
) iob_data_I[SDW-1:0]
浏览 94提问于2021-04-16得票数 0
我有一个图像codec.My的纯C代码，目标是开发一个有效的C模型，它将采用并在硬件中使用Verilog或一些类似的硬件描述语言来实现。我想知道的是：
1.)在现有的C代码结构中需要做哪些修改才能使其硬件效率更高
2.)是否需要修改数据结构。是否有任何与数组/缓冲区相关的约束(例如，它们应该用存储类寄存器来声明。
3.)我听说硬件模型不应该有if条件或尽可能最小化。这是怎么回事？
(考虑使用一些FPGA、Verilog的通用硬件实现，但没有关于总线、时钟等的更多细节。)
-AD
浏览 3提问于2008-11-24得票数 0
1回答
这是我已经提供的模块，我需要用这种格式设计一个注册文件模块。
module RegisterFile(ReadRegister1, ReadRegister2, WriteRegister, WriteData, RegWrite,
Clk, ReadData1, ReadData2);
input [4:0] ReadRegister1, ReadRegister2; // Two registers to be read
input [4:0] WriteRegister; // Register address to write into
input [31:0] Write
浏览 5提问于2022-04-18得票数 -2
1回答
我正试图在Verilog中创建一个8086处理器，而且我对大多数体系结构有着比一般人更好的基本理解(一旦我越过这一点，我就能愉快地相处)，但我似乎无法理解ALU中的进位标志和辅助标志是如何工作的。
据我所知，CF是在加法或减法时触发的(在这种情况下，它被称为借入)，这会导致结果大于ALU的位宽。
但是，我将如何编写Verilog代码以进行加减，从而允许我写入标志位，然后重新访问它以继续操作？有人能给我举一些我能解构的例子吗？
而且，这更像是一个n00b问题，但是如果SI和DI寄存器只有16位宽，带进位操作的ALU如何能够支持创建17位数字呢？那块多余的钱到哪里去了，或者怎么做呢？如果乘法产生相
浏览 1提问于2013-08-02得票数 1
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例如，这是允许的：
.data
try: .word 15
.text
la $s0, try
mtc1 $s0, $f1
lwc1 $f2, ($s0)
这不是：
.data
try: .word 15
.text
la $s0, try
mtc1 $s0, $f1
lwc1 $f2, ($f1)
即使寄存器包含相同的位模式？我检查了的说明，以澄清，但我唯一注意到的是，‘协处理器不可用’是一个可能的exception...but 为什么
浏览 3提问于2021-05-01得票数 0
在synopsys的采访中，我就像你在verilog中定义32位寄存器一样。
我的答复是：
reg[31:0] reg1;
但是面试官说这是错误的。有人能告诉我这个问题的答案吗？
浏览 0提问于2014-01-08得票数 2
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1回答
有没有办法在verilog中存储和计算非整数值(比如x= 5/2 = 2.5 )？我可以在上面定义的x中计算和存储2.5吗？
浏览 3提问于2014-06-22得票数 0
我绝对不是Verilog专家，我想知道是否有人知道这些方法中哪一种更好。如果这个问题太简单了，我很抱歉。
方法A：
在组合逻辑块中，可能在状态机中：
//some condition
count_next = count + 1;
然后在顺序块中的某个位置：
count <= count_next;
或者方法B：
组合块：
//some condition
count_en = 1;
顺序数据块：
if (count_en == 1)
count <= count + 1;
我见过更多的方法A。方法B的一个潜在好处是，如果您在状态机的许多位置递增相同的变量，则可能只使用一个加法
浏览 2提问于2011-11-05得票数 6
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1回答
片上网络verilog码
、、、
我在ISE项目Navigator 2013中编写并模拟了Verilog代码。这是一个RTL模型，它描述了片上网络路由器、缓冲区和链接.
哪种设备更适合于综合和实现？
如何使用获得静态和动态功耗、数据包传输延迟、区域和其他指示网络性能的因素？
浏览 8提问于2016-10-01得票数 0
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最近，我重新开始编写verilog代码。我把写reg的时间和“总是”(时髦的时钟)混淆了。
是指在拥有后将网络上的值写入reg中吗？是将reg上的值写到reg中的方法吗？
浏览 1提问于2020-02-28得票数 0
我正在使用MIPS处理器的32位ALU。我已经读过Pong Chu关于verilog和其他文本的书，但我还没有真正找到一个具体的答案，关于我将如何使用verilog实现add immediate？
例如，使用asm代码: addi Y，A，immediate
加法就像y=a+b一样简单，但是我如何解释一个立即操作数呢？
浏览 1提问于2015-02-24得票数 0
1回答
我在玩x86 ISA，当我尝试使用nasm将一些组装指令转换成机器指令时，我发现了一些有趣的东西。
mov [0x3412]，al
mov [0x3412], bl
mov [0x3412], cl
mov [0x3412], dl
1 00000000 A21234 mov [0x3412], al
2 00000003 881E1234 mov [0x3412], bl
3 00000007 880E1234 mov [0x3412], cl
4 0000000B 88161234
浏览 2提问于2015-09-08得票数 5
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2回答
32位程序的汇编指令长度
、、、
我构建了一个简单的程序，并使用file命令检查程序是否为32位格式。反过来，我使用objdump对程序进行反汇编，发现一些汇编指令长度超过4字节。
我希望这个程序是32位格式的。因此，这些汇编指令的长度不应大于4字节。显然，我错了。你能告诉我为什么它有6字节或7字节的汇编指令吗？谢谢。
$ file a.out
a.out: ELF 32-bit LSB executable, Intel 80386, version 1 (SYSV), dynamically linked, interpreter /lib/ld-linux.so.2, for GNU/Linux 2.6.32, Buil
浏览 0提问于2020-02-07得票数 1
7回答
据我所知，在32位处理器中，每条指令都是32位。因此，对于程序集中的MOV指令，如何只对op代码使用32位加上参数？因此：
MOV register, [address]
地址本身不占32位吗？所以这不需要整个指令吗？也许我完全错了，但我试图在C/C++中实现一个VM。帮助?
浏览 3提问于2014-03-26得票数 1
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1回答
我正在尝试将Yosys用于我的一个项目，但我对FSM检测感到困惑。
我读了这篇文章：
我的问题是关于Yosys从Verilog文件中检测到的状态转换。在上面链接指向的帖子上，我看不到任何从状态1转换到状态3的方法；但是，在生成的图形中有。这怎么回事？提前谢谢。
浏览 22提问于2016-09-27得票数 0
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1回答
我想知道，当我们在verilog中使用reg变量时，进程是怎么回事。我们知道，在任何FPGA使用的Quartus中，我们都可以声明和处理许多寄存器。另外，我们知道最近的-i7(64位)CPU只有16个寄存器。当我们编译和模拟具有超过50个寄存器的代码时，它可以工作。这些寄存器存储在任何内存块中？如果是这样的话，我们为什么要将这个变量定义为reg？我的意思是，当我们将变量定义为verilog寄存器中的reg时，应该(我错了吗？)在CPU寄存器中处理，但CPU没有超过16个寄存器。我很困惑。
浏览 3提问于2016-01-18得票数 1
当我观看"“演讲时，我对其中一张关于wise循环的幻灯片有一个问题。这是幻灯片上七个循环中的两个：
(4) for (int i= 0；i< array.length；i++)
(5) for (int i= 0；i< this.var；i++)
并且说话者说(4)比(5)更有效。" Array“只是一个Array对象。
我的问题是，"this.var“到底做了什么，使得它比从对象中检索成员变量更昂贵？
浏览 0提问于2010-10-29得票数 2
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1回答
我刚刚在Xilinx中制作了一个自定义IP，它生成了一个我在Verilog中需要的user_logic文件，但我在更改代码时遇到了问题。
我需要的是实现数据到fs1，一些加法被执行，然后值被返回到MicroBlaze，数据正在发送，但现在被返回。
enter code here
//----------------------------------------------------------------------------
// video - module
//-----------------------------
浏览 0提问于2011-07-07得票数 1
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我正在ZYNQ 7000 SoC上开发一个布尔数据记录器。记录器从GPIO获取一个布尔输入，并记录输入的值和翻转所需的时间。
我使用32位寄存器作为日志条目，MSB位是布尔值.30:0位是一个无符号整数，它记录最后两个翻转之间的时间。记录器应该像下面的图片那样工作。
这是我在Verilog中实现的记录器。要从处理器读取记录的数据，我使用vivado生成的AXI从接口，并在AXI模块中内联我的记录器。
module BoolLogger_AXI #(
parameter BufferDepth = 512
)(
input wire data_in, // boolea
浏览 8提问于2022-06-16得票数 0
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3回答
我有两个64位的寄存器，我想把它们相乘。我只对结果的前64位感兴趣。用verilog写这篇文章最好的方式是什么？我试过了
c = (a*b)[127:64]
这不管用。所以现在我将乘法的结果分配给一个128位的寄存器，然后只使用该寄存器的前64位。但是计算和存储低64位似乎是一种浪费。或者，合成器是否足够智能，如果这些比特从未使用过，它就不会实际合成这些比特？
浏览 4提问于2018-02-04得票数 0
比方说，%eax有content 0x123，0x123有content 0x987.，address 0xabc有content 0x100。
那么，使用movl (%eax), 0xabc，0x987不会作为0xabc的内容被移动吗？为什么我们需要另一个登记簿来做这件事？即
movl (%eax), %eax
movl %eax, 0xabc
类似地，movl 0xabc, (%eax)会不会将0x100移动到%eax i.e. 0x123??的地址--我们是否也需要另一个寄存器来执行此操作？
浏览 4提问于2017-10-15得票数 0
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2回答
是否有人知道根据寄存器地址从寄存器列表中选择单个寄存器的Verilog代码？
例如
+------+--------------+---------+
| Name | Offset_value | Address |
+------+--------------+---------+
| Reg1 | 01 | 0x00 |
| Reg2 | 00 | 0x04 |
| Reg3 | 00 | 0x08 |
| Reg4 | 00 | 0x0C |
+------+------------
浏览 1提问于2016-03-21得票数 0
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我有一个在Verilog中运行良好的for循环。看起来是这样的：
for(j=0; j<=5; j=j+1)begin
...
end
但是，一旦我将5转换成一个变量：
for(j=0; j<=m; j=j+1)begin
...
end
我知道这个错误：
：Verilog循环语句错误在alu.v(95)：具有非恒定循环条件的循环必须在250个迭代内终止
我将m作为一个reg初始化为这样：
reg [3:0] m = 5;
我需要使用变量的原因是我有另一个变量，我希望这个循环可以计数。我得到了同样的错误，所以我使用了这个测试值'm‘，应该总是等于5，
浏览 2提问于2016-05-09得票数 0
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Xilinx FPGA中的“片寄存器”和“片LUTs”有什么区别？
例如，为什么片寄存器的数量等于Vertix 5中的片LUTs的数量，但是片寄存器的数量是Vertix 6和Vertix 7中片LUTs数量的两倍？
浏览 1提问于2018-02-09得票数 6
1回答
在我的golang项目中，我使用了一个工作-工作者队列实现。WorkRequest结构如下所示
type WorkRequest struct {
fields map[string] []byte }
而那个女的是
go func() {
for {
select {
case work := <-WorkQueue:
go func() {
worker := <-WorkerQueue
worker.Work <- work
浏览 6提问于2017-03-30得票数 0
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2回答
当我通过模拟器运行我的模块时，我的输出始终都是x。
下面是我的代码：
module state_machine(
input clk_i,
input reset_n,
input LB,
input RB,
output reg [3:0] outputs
);
reg [3:0] state;
reg [3:0] state_n;
parameter FW = 4'b0101;
parameter BWL = 4'b0000;
p
浏览 0提问于2014-05-28得票数 2
我是一个想学Verilog的FPGA新手。如何将值作为初始值或常量“赋值”给always块中的reg。在下面的代码中，我正在尝试这样做。我得到一个错误，因为8位常量不算作输入。我也不想触发时钟总是关闭。我只想给寄存器分配一个特定值。因为我希望它是可合成的，所以我不能使用初始块。非常感谢。
module top
(
input wire clk,
output wire [7:0] led
);
reg [7:0] data_reg ;
always @*
begin
data_reg = 8'b10101011;
end
assign led =
浏览 6提问于2012-04-04得票数 22
回答已采纳
在编写Chisel代码时，如何将重置信号添加到生成的Verilog代码中的灵敏度列表中，例如D触发器下面的代码：
val x = Reg(init = UInt(0, width = 1))
x := io.D
io.Q := x
将生成Verilog代码如下：
always @(posedge clk) begin
if(reset) begin
x <= 1'h0;
end else begin
x <= io_D;
end
end
正如所看到的，重置与时钟是同步的，如何编写Chisel代码以生成如下内容
浏览 4提问于2016-09-04得票数 1
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这是我在Verilog中的可合成内存模型。
module memory(
output reg [31:0] data_out,
input [31:0] address,
input [31:0] data_in,
input write_enable,
input clk
);
reg [31:0] memory [0:255];
always @(posedge clk) begin
if (write_enable) begin
浏览 0提问于2012-01-31得票数 0
回答已采纳
1回答
我对下面我的凿代码生成的Verilog有一个问题，我认为这可能与我写凿代码的方式有关。下面是我生成的Verilog输出的Scala版本和chisel版本的代码。
以下是我的代码的Scala版本：
class NearestNeighbours(k: Int, dataX: Array[Array[Double]], dataY: Seq[String]){
object predict{
浏览 0提问于2017-09-02得票数 1
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