Verilog中的BCD加法器(带门)
Verilog中的BCD加法器（带门）是一种用于执行二进制编码十进制（BCD）加法运算的硬件电路。BCD是一种用四位二进制数表示十进制数的编码方式，每个十进制数的每一位用四位二进制数表示。
BCD加法器的主要功能是将两个BCD数相加，并输出其和。它通常由逻辑门和触发器构成。逻辑门用于执行BCD加法的逻辑运算，而触发器用于存储中间结果和最终结果。
BCD加法器的分类可以根据其实现方式进行划分，常见的分类包括并行BCD加法器和串行BCD加法器。并行BCD加法器可以同时处理多个BCD数位的加法运算，而串行BCD加法器则逐位进行加法运算。
BCD加法器的优势在于可以直接进行BCD数的加法运算，无需将BCD数转换为二进制数进行运算。这样可以简化计算过程，并减少运算错误的可能性。
BCD加法器在数字电路设计、计算机体系结构和嵌入式系统中有广泛的应用场景。例如，在计算机的算术逻辑单元（ALU）中，BCD加法器用于执行十进制数的加法运算。此外，BCD加法器还可以用于数字显示器、计数器和时钟等应用中。
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1回答
我的目标是在Verilog中编写一个带门的BCD加法器。我有一些问题：
1-如何从第一个“四位加法器”输出中选择位。我的总和是S。在第一个加法器中使用S后，我可以选择像S[0]这样的位吗，或者有其他方法吗？
2-如何指定输入，特别是如果我有一个用于four_bit_adder的模块，并且它只需要一个像A (4位)这样的元素？我试图指定一些位，但我无法处理它。
例如，对于某些情况，A[3]和A[1]需要为0或1，但我的模块只有一个元素。
我的试用如下：
`include "four_bit_adder.v"
module bcd_adder(S,A,B,Cin);
input
浏览 13提问于2020-05-08得票数 1
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我是Verilog的新手，基本上是想教自己一个大学的数字逻辑设计模块。我试图在Verilog中编写一个BCD加法器，使用两个带逻辑的完整加法器，以便在需要时转换为BCD。
这是我的代码：
module binary_adder (
output [3:0] Sum,
output C_out,
input [3:0] A, B,
input C_in
);
assign {C_out, Sum} = A || B || C_in;
endmodule
module BCD_Add
浏览 6提问于2021-08-12得票数 0
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2回答
我已经使用一个设计编译器为一个简单的串行加法器生成了一个网表。
我想在设计中添加一个水印，这需要我在设计中添加一些门和触发器。
如何在编辑后测试代码(我不确定如何编译门级代码，通常使用ModelSim)以确保其工作，以及如何编译新的网表。
附注:我是一个菜鸟，sry，任何基本教程和东西的链接都可以帮助你，thx :)
浏览 10提问于2020-03-25得票数 0
我对Verilog和VHDL很陌生。
我一直在研究Verilog，专注于如何做算术运算，这是我的教授推荐我学习的一个项目。其思想是执行一个简单的方程，内容加法，减法，乘法和除法实数，如1.0058 + 0.1689，在他们的二进制版本。
我在读卡瓦纳格的“Verilog”里的算术书。他们解释如何做加法，除数等，他们采取编程方法的“盖茨”，他们使用的门，无论是组合逻辑或顺序逻辑。
我很容易理解这本书，但不是认为Verilog已经有了这个+、-、*甚至/来进行除法，为什么这么费劲地用卡诺和加法器波纹进位加法器等来实现它呢？
为什么不声明变量并使begin...end并在语句中使用"=“进行
浏览 5提问于2016-01-15得票数 1
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嗨，我只是好奇，16位波普尔进位加法器和16位(两级)进位进位加法器的门成本是多少。谢谢
浏览 3提问于2015-11-24得票数 1
1回答
我必须实现一个串行执行A+B+C+D的电路。
使用第一个加法器将A和B相加，使用第二个加法器将结果与C相加，最后使用第三个加法器将结果相继与D相加。
问题是，为了使设计功耗低。我必须关闭另外两个不在使用中的加法器。我所能想到的就是启用和禁用信号，但这会导致延迟问题。
我如何在verilog中以一种有效的方式综合它？
A、B、C、D可以在每个时钟周期内改变。开始信号用于指示何时需要新的计算。
浏览 3提问于2013-09-10得票数 1
提前谢谢你，
我有一个简单的Simulink模型，它采用IEEE-754格式的32位数字，并添加相同的数字，这使输出再次以32位宽IEEE-754格式。我使用MATLAB的HDL编码器加载项，并为相同的Verilog代码生成.当我为同样的代码编写一个测试平台时，我发现从这段代码中获得的延迟是100 is。但是有什么方法可以把这个减少到更多，比如说10 is。
下面我附加了我用来生成Verilog代码的Simulink模型，以及生成的Verilog文件。另外，我还附加了一个模拟屏幕截图，以防您不想浪费时间运行脚本
浏览 7提问于2020-01-02得票数 0
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3回答
Verilog门级分析器
、、、、
我想解析Verilog门级代码并将数据存储在数据结构中(例如，图)。
然后，我想在C/C++中对gates执行一些操作，并输出相应的Verilog文件。
(我想建立一个程序，它的输入和输出是Verilog门级代码)
(input.v => myProgram => output.v)
如果有任何库或开放源代码可以做到这一点？
我发现Flex和Bison可以做到这一点，但我不知道如何使用Flex和Bison。
浏览 0提问于2013-05-17得票数 4
4回答
各位，关于如何修复下面的Verilog代码，我只是一个简单的问题，我总是会遇到错误。有什么建议吗？
module bcd_to_seven_seg( B, S);
input wire [3:0]B;
output wire [6:0]S;
reg [6:0] rS;
assign S = rS;
always @(B)
begin
case({B})
4'b0000: rS= 7b'1000000;
4'b0001: rS= 7b'1111001;
4'b0010: rS= 7b'0100100;
4'b001
浏览 6提问于2017-11-12得票数 2
1回答
我正在设计一个FIR滤波器在Verilog与Quartus II。我需要浮动我的系数，所以我尝试使用浮子，但reall不支持Quartus，所以我做什么？
谢谢
浏览 4提问于2015-05-03得票数 0
1回答
我想转换成NAND和NOT门仅在Verilog以下。
A & B | C
我在Verilog试了以下几种方法：
A &~ B &~ ~C
但是，在令牌~中，我在~C中得到了一个语法错误。
浏览 6提问于2014-10-05得票数 0
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我能够在xilinx原理图中使用这些默认模块，如M2_1 MUX、FD触发器等。
在verilog中，我可以只使用基本门，比如和和，或者，不使用xor等等。
但是我可以在verilog?中使用这些内置的复用器(M2_1)或触发器(FD)，因为如果我使用行为代码，在某些情况下可能会出现概要或xilinx的合成不良。另外，我想使用系统级的设计。
请帮我解决这个问题。我需要包括任何库来访问这个(内置的门)吗？
请给我举个例子。我希望在verilog中直接实例化(Mux和Flipflop)，就像和，或者等等。
浏览 3提问于2017-07-03得票数 1
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<=在Verilog做什么？
例如：
always @(posedge Clock) begin
if (Clear) begin
BCD1 <= 0;
BCD0 <= 0;
end
end
浏览 4提问于2014-11-04得票数 12
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1回答
我正在学习HDL，我感兴趣的是for循环是如何在系统Verilog中实现的。
使用以下代码...
always_ff(posedge clk)
begin
for(int i = 0; i < 32; i++) s[i] = a[i] + b[i];
end
我最终会在逻辑中有32个加法器，并且它们都是同时执行的吗？或者添加是以某种方式按顺序执行的？
感谢Boscoe
浏览 2提问于2015-03-24得票数 1
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1回答
无法从图表中建立关系
、、、
我收到了下面的图表和课文。作者将AND门称为控制信号PCSrc。但我无法从图表中建立这种关系。这是课文
ALU对分支指令中的寄存器执行比较，并对其零输出产生高逻辑。这个带有控制信号分支的零输出ANDed被用来表示一个被接收的分支。这个和门的输出是控制信号PCSrc，它控制一个多路复用器，该复用器在下一个顺序地址的地址(当分支未被占用时)和BTA (当分支被占用时)选择。BTA由专用加法器计算。
浏览 1提问于2011-09-15得票数 0
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2回答
Verilog多驱动程序
、、、
我试图使用Verilog来制作BCD计数器，它将连接到7段解码器。
在我合成它之后，出现了这样的错误：
Multi-source in Unit <BCDcountmod> on signal <BCD0<3>>; this signal is connected to multiple drivers.>****And更多.**
*有解决方案吗？*(下面是我的代码)
module BCDcountmod(
input Clock, Clear, up, down,
output [3:0] BCD1_1, BCD0_0 );
reg [3:0
浏览 0提问于2013-12-17得票数 2
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`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 20:07:59 12/16/2017
// Design Name:
// Module Name: keyscan
// Project Name:
// Target Devices:
// Tool versions:
// Descripti
浏览 4提问于2017-12-17得票数 0
我想知道是否有可能优化Synopsys DC中现有的verilog代码，并使用Xilinx中的优化门级代码在我的FPGA中使用？
浏览 0提问于2017-11-07得票数 0
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2回答
我正在写4位加减器的verilog代码。我使用的是结构设计。首先，我已经写了1位全加器的verilog代码。然后我用它来写4位加减器的代码。
module fadder (A, B, Cin, Sum, Cout);
input A, B;
input Cin;
output Sum;
output Cout;
wire t1,t2,t3,t4;
xor x1(t1,A,B);
xor x2(Sum,t1,Cin);
and g1(t2,A,B);
and g2(t3,B,Cin);
and g3(t4,Cin,A);
or g
浏览 1提问于2018-09-02得票数 1
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2回答
我用verilog编写了一些代码，用于使用累积直方图方法进行中值滤波。当我试图用xilinx合成我的代码时，它的处理时间长达1小时，最后显示了一个错误，“程序内存用完了”。
我的代码是：
//***** MEDIAN FILTER BY USING CUMULATIVE HISTOGRAM METHOD******//
module medianfilter(median_out,clk,a1,a2,a3,a4,a5,a6,a7,a8,a9);
output median_out;
input [7:0]a1,a2,a3,a4,a5,a6,a7,a8,a9;
integer i,j;
reg
浏览 4提问于2016-04-24得票数 1
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我试着充分理解Verilog抽象层次之间的区别，我了解每个层次的描述，但我仍然无法在剧本中理解它。
对于这种情况，我将粘贴一些Verilog代码以及我对它们的看法：
下面的代码是行为级别的。
总是@ (a或b或sel)开始y= 0；如果(sel == 0)开始y= a；结束其他开始y= b；结束结束
这(只是一个例子)在门级
模块测试( clk，就绪，下一步，Q)；输入clk，启用，下一步；输出Q；\**SEQGEN** reg_1 (.clear(1'b0)，.next_state( next )，.clocked_on(clk)，.Q(Q)，.synch_enable( e
浏览 4提问于2015-04-23得票数 11
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我正在考虑在下学期上一门叫做“数字系统架构”的课程，我知道我们需要用一些编程语言来编程微控制器，比如C、C++、verilog和VHDL。我想做好上这门课的准备，但我需要知道我是否需要更深入地学习这些语言。
目前，我已经上了一门关于基本Java的课程，涉及基本方法、数据类型、循环结构、向量、矩阵和GUI编程。我必须更深入地学习Java，然后使用C和C++吗？此外，我知道基本的verilog和VHDL。
浏览 0提问于2012-09-13得票数 1
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我很难弄清楚如何将这段VHDL代码转换成Verilog。
v_Upper := r_Digit_Index*4 + 3;
v_Lower := r_Digit_Index*4;
v_BCD_Digit := unsigned(r_BCD(v_Upper downto v_Lower));
if v_BCD_Digit > 4 then
v_BCD_Digit := v_BCD_Digit + 3;
end if;
r_BCD(v_Upper downto v_Lower) <= std_logic_vector(v_BCD_Digit);
如果我尝试在Ver
浏览 3提问于2014-08-04得票数 1
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2回答
我正在尝试将我的k最近邻代码(在MATLAB中)移植到Verilog，这样我就可以在我的设计中使用它，并最终将其放在FPGA板上。现在，MATLAB中的代码及其操作相当简单，因为生成空矩阵和单位矩阵，或者乘以2D矩阵之类的事情都可以由预先构建的函数方便地处理。我正试图在Verilog中做同样的事情，但没有使用'for‘循环，因为它们只能在并行结构中使用，效率不是很高(对吧？)。我可以处理一维数组，但我似乎想不出任何关于2D矩阵的有效方法(或者至少像在硬件上那样有效)。任何建议都会有所帮助。
提前感谢！！
浏览 6提问于2013-10-04得票数 1
我知道Verilog有一个算术加运算符。如果我正在构建一个加法器，我应该自己做还是使用它？哪个会在我的处理器上表现得更好？
浏览 25提问于2020-02-22得票数 0
我必须在结构verilog中创建一个32位ALU，其操作码为和(000)、OR(001)、ADD(010)、SUB(110)、SLT(111)和BEQ(100)。我理解这些操作是如何在门级单独工作的，我只是对如何使用操作码来获得我想要的输出感到困惑。例如，如果它是一种高级语言，我将编写类似于if操作码== 100 {output =分支}的代码。我很抱歉，如果这是一个愚蠢的问题，我只是刚刚对verilog和许多答案在线使用行为verilog或非常混乱。
浏览 1提问于2016-11-20得票数 0
1回答
我在Verilog中为加法器编写了一个门级代码。加法器的输出如下所示。正如你所看到的，总金额和cout总是在z中，我不知道为什么。你能查一下我少了什么吗？耽误您时间，实在对不起。
产出：
A= x，b= x，cin = x，summ = z，cout =z时=0
A= 0，b= 0，cin = 0，和= z，cout =z时= 10
A= 0，b= 1，cin = 0，和= z，cout =z时= 20
A= 1，b= 0，cin = 0，和= z，cout =z时= 30
A= 1，b= 1，cin = 0，和= z，cout =z时= 40
A= 0，b= 0，cin = 1，和= z，c
浏览 3提问于2016-12-04得票数 0
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我正在使用Yosys来合成一个AES核心到门级Verilog，并映射到Liberty文件中的单元。 有没有一种方法可以报告寄存器和内存实例从RTL到门级实例/引脚/网络的映射？ 这是我的版本： Yosys 0.8+ 510 (git sha1 1217e47e, clang 10.0.1 -fPIC -Os)
浏览 14提问于2019-08-28得票数 0
本学期，我有一门硬件课程，需要使用Verilog。我在谷歌上搜索了一些免费的Verilog IDE，我可以在其中编写Verilog程序，也可以编译和运行它们(我认为正确的词是“模拟”，但请原谅，我仍然习惯于C!)，但我什么也没得到。
你能推荐一些在Windows7上编写和模拟Verilog程序的免费软件吗？我的大学在学校的个人电脑上提供了一些叫做Xilinx的软件，但我认为那不是自由软件。而且他们也不愿意在我们的个人电脑上提供给我们。因此，任何建议都将非常感谢！
另外，我是Verilog的新手。如果你知道任何适合初学者掌握Verilog的很好的资源，至少在某种程度上，那么请在这里分享它们！谢谢
浏览 5提问于2013-02-08得票数 2
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如何为CMOS三输入XNOR门编写晶体管级Verilog模块:使用CMOS和PMOS晶体管的XNOR-3。
浏览 1提问于2018-09-15得票数 0
在VIM中，%是一个非常好的节省时间的命令。我在verilog工作，它没有太多的括号。所以我想知道在verilog中是否有任何机制可以有效地使用%。
例如：
如果我的光标在word task下面，并且我给出了%命令，它会带我到我们有endtask的行。
同样，module对endmodule，begin对end。
当我们研究大型verilog模块和函数时，这种特性可能会非常有用。
浏览 0提问于2012-07-10得票数 4
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我不确定这是否是这个问题的正确堆栈交换站点，因为这主要是关于硬件级别的
我正在开发一种纳米处理器。它只是为了学习中央处理器的体系结构，所以开发是用逻辑门完成的，并在BASYS2板上进行了仿真。
现在我正在开发指令解码器部分，我对加载的添加/订阅操作感到困惑，我只是启用了必要的寄存器来存储以二进制定义的文字，并将其发送到注册表。但是对于添加，我们是否需要有2个时钟周期来首先添加，然后存储结果，或者我们是否可以在一个周期内完成？
谢谢
浏览 0提问于2015-12-15得票数 0
1回答
这是一个家庭作业问题，我试图自己解决，但我做不到。家庭作业是实现一个电路，利用右移两个二进制数相乘。我对Verilog没有任何问题，我唯一的问题是如何总结这个算法，这样我就可以自己实现它。
浏览 4提问于2016-12-06得票数 0
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`include "bcd.v"
module bcd_4(A,B,Cin,S,Cout);
input [15:0] A,B;
input Cin;
output [15:0] S;
output Cout;
wire w1,w2,w3;
bcd_adder U1(.A(A[3:0]),.B(B[3:0]),.Cin(Cin),.S(S[3:0]),.Cout(w1));
bcd_adder U2(.A(A[7:4]),.B(B[7:4]),.Cin(w1),.S(S[7:4]),.Cout(w2));
bcd_adder U3(.A(A[11:8]),.B(B[11:8
浏览 1提问于2014-06-26得票数 2
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我正在Zynq芯片上实现TxRx。我的设计是可行的，但我想对它进行优化。根据报告，我的DSP片没有被利用。我想在DSP片上做乘法运算。我刚开始讲FPGA。从我的Verilog代码中是否有针对FPGA DSP片进行乘法运算的指导方针？在我写乘法的地方，我该怎么写函数？
致以亲切的问候，
浏览 2提问于2015-03-18得票数 0
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我正在尝试理解这个示例代码发现的
module LED_PWM(clk, PWM_input, LED);
input clk;
input [3:0] PWM_input; // 16 intensity levels
output LED;
reg [4:0] PWM;
always @(posedge clk) PWM <= PWM[3:0]+PWM_input;
assign LED = PWM[4];
endmodule
首先，它创建4位寄存器PWM_input和5位寄存器PWM。然后在每个时钟周期将脉宽调制设置为等于自身的3位加上PWN_inpu
浏览 14提问于2016-09-14得票数 0
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使用逻辑门符号绘制电路图，就像传统的逻辑门级网表一样。
我看到了以下内容：
在LaTeX中绘制电路图(带有逻辑门)
我想知道是否有一个计划，或者这个想法是否可能使用LaTex和CircuitTikZ将Verilog输出创建为PDF文件的原理图？
我还在研究它。从长远来看，有没有计划为yosys提供一个原理图GUI查看器？请问最好的方法是让这个至少看一看吗？
一种拥有逻辑门、符号和D型触发器的PDF视图的方法将会非常有用。
浏览 32提问于2020-03-09得票数 1
2回答
我正在学习和构建一些Verilog代码，但现在我最重要的是理解逻辑门的延迟。我试着在每个逻辑门中用5ns延迟来编码这个简单的组合电路，但我不知道是不是这样：
`timescale 1ns/1ps
module comb_circuit(input wire A, B, C, D, output wire Z);
wire E, F;
assign #5 E = (A & B & C) | D;
assign #5 F = (B ~| C) ~& A;
assign #5 Z = E ^ ~F;
endmodule
在上面的代码中，是每个逻辑门都有
浏览 4提问于2021-06-29得票数 1
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我有浮点数。假设是4.6和3.8。我们将它们转换为定点(Q4.4)，方法是执行4.6 x 2^4 = 74和3.8 x 2^4 = 61。我们将两个数字74 + 61 = 135相加。现在，我们通过执行135 / 2^4 = 8.4将结果135转换为浮点数。这将给出结果的整数部分，即8。
现在小数部分是通过做(2^2+2^3+2^4)来计算的。有人能告诉我如何在verilog中获得这个值4，这样我就可以在7段显示器上显示为8.4吗？
浏览 1提问于2016-05-27得票数 0
3回答
我为一个有10个输入的加法器写了一些Verilog代码。在模拟之后，我得到了一个额外的时钟延迟的输出。为什么我会得到这个延迟？
`timescale 1ns/1ps
module add_10(z0,z1,z2,z3,z4,z5,z6,z7,z8,z9,clk,reset,o);
input [7:0] z0,z1,z2,z3,z4,z5,z6,z7,z8,z9;
input clk,reset;
output reg[15:0] o;
always @ (posedge clk or negedge reset)
begin
if (!reset)
o=16'
浏览 4提问于2014-01-22得票数 1
1回答
我正在尝试对一个可以处理A==B的算术逻辑单元进行门级分析，到目前为止，如果a-b=0，那么a==b。
在二进制(我们使用2位)中，我有1-1，它是01-01。
因为这是在gate级别，所以我需要做A xor Binverse xor Cin(which is 01 for 2's complement)。
这等同于01 xor 10 xor 01 = 11 xor 01= 10，但是我不应该寻找01-01=00吗？
关于如何在门级测试equal有什么建议吗？
浏览 0提问于2014-12-04得票数 0
1回答
我的verilog代码是一个只使用assign sum = a+b的加法器。问题是，在使用cocotb运行它时，sum仍然是未知的，尽管a和b有有效值。当我使sum成为reg类型时，它就能工作。
`timescale 1 ns / 1 ps
module adder(input [7:0] a,
input [7:0] b,
output reg [7:0] sum,
output [7:0] sum2);
assign sum2=a+b; //Trouble is here
always@(a,b) begi
浏览 1提问于2015-11-08得票数 2
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我正在进行一个项目，在这个项目中，我需要为MIPS的特定指令子集创建自己的CPU。我会承认，我以为我理解了单周期数据路径，直到这个项目。所以请原谅我的困惑。
我的问题是我的ALU。ALU Opcode是一个4位数，而SubOp是一个单位值.当我尝试测试我的ALU时，输出的所有行都是红色的。我不知道为什么。如果我删除NOR门的输出，所有其他行都会变黑。然后，当我将Opcode (图像的左下角)从AND门(0x00)更改为另一个值时，输出行再次变红。
虽然这个ALU还没有完成，但我想问一下为什么会发生这种情况呢？输入有8位长.我已经把它分解成一个简单的AND门，接受8位输入，我仍然收到红线。无论选
浏览 4提问于2017-04-19得票数 2
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我有VHDL代码。Modelsim给了我错误
预期长度为32；实际长度为31
如何写代码，说明它是正确的，我不写长度的向量。我想要像Verilog: Verilog那样工作
reg [30:0] smth1 = 2735*12;
reg [15:0] smth2 = 12*11;
reg [31:0] smth1_s;
always (*)
begin
smth1_s <= smth1+smth2;
end
VHDL：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsign
浏览 1提问于2016-10-11得票数 1
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我想在verilog中使用可被2个模块整除和可被3个模块整除来创建可被6个模块整除，我抓住了这个想法，但可能我的verilog语法是错误的。
我想实现的模块结构如下：
module Divisible_6(input [3:0] a, output out);
使用
module Divisible_2(
input [3:0] a,
output out
);
module Divisible_3(
input [3:0] a,
output out
);
并且如果输入是6(0110)，则divisible_2和divisible_3都输出1，
两个1都进入and门，然后出来就是1。
1=
浏览 1提问于2017-10-25得票数 0
我正在寻找一个很好的解释为什么(而不是，我知道)二进制减法总是(?)这是因为额外的逻辑门是必要的，还是有额外的，更复杂的原因？例如，我可以理解，如果结果为负值，就会有问题--表示形式可能必须改变。你能想出更多的理由吗？
浏览 1提问于2011-03-09得票数 3
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1回答
我知道VHDL，现在我试着做一些verilog。我有两个文件，一个包含计数器，另一个包含32位全加器。
辩诉五：
module counter (
input clk,
input enable,
input reset,
output reg [3:0] count
);
wire [31:0] temp2 = 0;
reg [31:0] clk_count = 0;
wire [31:0] test = 32'b1;
parameter integer number_of_clk_cycles = 15;
浏览 3提问于2019-02-12得票数 1
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3回答
假设我有一个这样的乘法器代码，
module multiply(
output [63:0] result,
input [31:0] a,
input [31:0] b
);
assign result = a * b;
endmodule
这会产生大量的门。
要实现组合乘法器，应该使用什么更好的方法？
浏览 0提问于2011-11-17得票数 4
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