Verilog，使用参数化数组声明生成/循环
Verilog是一种硬件描述语言（HDL），用于描述数字电路和系统的行为和结构。它是一种用于设计和验证集成电路的标准语言，广泛应用于数字电路设计、FPGA（现场可编程门阵列）和ASIC（应用特定集成电路）设计。
Verilog中的参数化数组声明生成/循环是一种用于生成多个相似结构的技术。它允许通过在声明中使用参数来定义数组的大小，并使用循环语句来生成多个实例。
参数化数组声明生成/循环的优势在于可以减少代码的冗余性，提高设计的可维护性和可扩展性。通过使用参数化数组，可以轻松地生成多个相似的电路实例，而无需手动复制和粘贴代码。
应用场景：
- 多通道数据处理：在音视频处理、图像处理等领域，可以使用参数化数组声明生成/循环来处理多个通道的数据，提高处理效率。
- 并行处理：在并行计算和并行处理任务中，可以使用参数化数组声明生成/循环来生成多个并行处理单元，加速计算过程。
- 存储器设计：在存储器设计中，可以使用参数化数组声明生成/循环来生成多个存储单元，实现高容量和高速度的存储器。
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相关·内容
在Verilog HDL的第36页: Samir Palnitkar的“数字设计和综合指南”中，它说，数组“在Verilog中被允许用于reg、整型、时间和矢量寄存器数据类型。”例如，它用integer count[0:7];声明了一个整数数组。如何使用一组值初始化数组(计数)？
我翻阅了那本书，寻找关于如何初始化(计数)的指示，但是我找不到任何帮助我的东西。
是像编码一样简单的解决方案，integer count[0:7] = { 2, 3, 5, 7, 11, 13, 17, 19 };
浏览 3提问于2019-09-30得票数 1
如何使用系统verilog中的定义来形成变量名，实际上我需要配置我的寄存器(大约100个)。为此，我需要对100语句进行硬编码。有没有办法使用define(任何其他方式)来形成一个变量？
浏览 0提问于2013-12-24得票数 2
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源代码：
module SingleOneBit(N,T);
parameter integer w; //width or number of inputs N
input wire [w-1:0] N;
output wire T;
wire[w*(w-1):0] N1; //for anding all possible combinations of 2 bits
wire R; // for oring all tha ands. If R = 1 then N contians more than one bit with value 1
wire RS; //ors
浏览 6提问于2015-06-14得票数 1
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这是一个与Verilog相关的问题。我使用XILINX ISE作为开发环境。
我试图访问模拟中使用genvar自动生成的变量，但我收到以下错误：-> HDLCompiler:71
问题示例：
genvar i;
generate
for(i=0; i < N; i=i+1)
begin:Sys_Modules
TypeXModule #(.width(10)) xmod(.dataY(dataY)));
end
endgenerate
当我运行合成或模拟时，我可以看到创建了Sys_Modules0..N-1.xmod实例。
当我尝试向访问Sys_Modules数组
浏览 0提问于2011-09-08得票数 0
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2回答
我对FPGA和Verilog真的很陌生。我一直在工作的Tri-SPI PHY控制Noritake Itron VFD显示器。我想要实现的功能之一是FPGA本身的帧缓冲内存。我用的是64kbit的iCE40LP1K内存(8Kbytes)。但是Verilog BRAM原语是4kbit的，我需要3003字节的缓冲区。 问题是我如何级联BRAM？在数据表(请参阅iCE40 LP/HX系列数据表，第2-6页)中提到了使用多个BRAM。有没有办法可以使用多个SB_RAM40_4K实例？后者被视为一个大的内存数组。
浏览 42提问于2021-11-16得票数 0
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1回答
我正在尝试理解一些系统Verilog语法。我正在努力完成一项任务，我偶然发现了这个解决方案，但我不明白为什么它会起作用。
localparam int lo = w;
uwire [n:0] lo_bits, hi_bits;
assign answer = lo_bits == nlo ? lo_bits + hi_bits : lo_bits;
这并不是我的代码中所包含的内容，但我的问题是:为什么我不能将它重写为这样一个简单的if-else块呢？
if (lo == lo_bits)
assign answer = lo_bits + hi_bits;
else
assig
浏览 4提问于2019-10-08得票数 1
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3回答
寻找一种使用perl和verilog autos自动生成重复性verilog代码的方法，而无需使用generate语句。
具体地说，我想这样做：
当我在emacs中调用verilog AUTOs时，应该会生成AUTOMATE_THIS注释部分中的所有内容。当然，我可以编写一个perl脚本并在我的emacs会话之外运行它，重新加载缓冲区，然后执行verilog AUTO扩展，但我想这样做。
module foo (/*AUTOARG*/);
parameter NUM=7; // Number of ops
input clk;
/*AUTOMATE_THIS
浏览 6提问于2015-12-03得票数 0
我想编写一个输入数可变的模块，即根据某些参数，结果是：
module my_module #(LENGTH)(
input clk,
input rst_n,
input [LENGTH-1:0] data_1
);
//...
endmodule
或
module my_module #(LENGTH)(
input clk,
input rst_n,
input [LENGTH-1:0] data_1,
input [LENGTH-1:0] data_2,
input [LENGTH-1:0] data_3
);
//...
浏览 4提问于2016-02-02得票数 4
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例如，我有下面这段代码。我们可以在可合成的verilog中的generate块中分配wire吗？我们可以在可合成的verilog中的generate块中使用assign语句吗？
genvar i;
generate
for (i = 0; i < W; i=i+1) begin:m
wire [2:0] L;
assign L[1:0] = { a[i], b[i] };
end
endgenerate
浏览 1提问于2014-01-13得票数 1
2回答
可以在Verilog中创建一个parameter数组吗？例如，如下所示：
parameter[TOTAL-1 : 0] PARAM_ARRAY = {1, 0, 0, 2}
如果这是不可能的，什么是替代的解决方案？
浏览 7提问于2014-05-07得票数 4
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如何在Verilog中比较宏和常量？下面的代码给出了错误。
module top;
`define A 10
`if (`A==10)
initial $display("10");
`else
initial $display("11");
`endif
endmodule
浏览 0提问于2016-11-28得票数 1
下面的生成循环在系统verilog中是有效的。
genvar i,j;
for (i=0,j=5; i<5 && j<10; i++,j++) begin:M1
integer t;
initial begin
t = i*j;
end
endgenerate
浏览 9提问于2018-08-14得票数 0
我正在尝试生成128个并行XOR门，然后将它们的输出连接到Verilog中的64个XOR门。我使用了一个名为"EXOR“的模块。我的问题是:当我把这个模块"EXOR“放入循环中时，程序给出语法错误”EXOR：'EXOR'“。我想把这些门命名为exor0，exor1，...
我该怎么解决它呢？
initial begin
for (i=0; i<128 ; i=i +1 )
EXOR exor[i](.I1(m[2*i]), .I2(m[2*i+1]), .o(t[i]));
end
initial begin
for (i=0; i&
浏览 0提问于2012-12-06得票数 1
我很难用generate块来表示一个简单的赋值。我的意图是指定bus = disp | disp1 | disp2 ...；以下代码不起作用。我怎么才能修复它？这种与累积相关的作业不会出现在Verilog手册中。提前感谢您的建议。
genvar varx;
for (varx = 0; varx < `N; varx = varx + 1) begin
if (varx == 0) assign bus = disp[0];
else assign bus = bus | disp[varx];
end
浏览 2提问于2013-07-17得票数 1
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在systemverilog中，它允许将参数数组传递给较低的模块。目前，我有两个.sv模块，它们的参数都使用这样的特性。下面，lowMod正在uppMod中实例化。
module lowMod #(parameter logic row [0:2], parameter logic col [0:1])
(output logic a, input logic b);
// main body of codes...
endmodule
这是uppMod。
module uppMod #(parameter logic row [0:4], para
浏览 4提问于2015-07-31得票数 0
2回答
verilog中的操作数
、、、
我正在尝试使用Verilog实现PID控制器，但是在编码过程中我遇到了一些问题。
我试图将这个位置设置为parameter，就像屏幕截图中显示的那样：
但是，我遇到了一个我不知道的错误：
错误1：-
Error (10170): Verilog HDL syntax error at Verilog1.v(16) near text: "["; expecting an operand. Check for and fix any syntax errors that appear immediately before or at the specifie
浏览 4提问于2021-01-31得票数 0
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1回答
我刚接触过verilog我有个问题。
我能否在全局范围内初始化参数并重新初始化它的模块作用域。
parameter GLOB_FOO = 5;
module mod2 (in1,clk,out1);
parameter GLOB_FOO = 7;
input in1,clk;
output out1;
assign out1 = in1;
endmodule
在这段代码中，我在全局范围和模块范围内初始化了参数GLOB_FOO twise。
我还查阅了“语文参考手册”。但没有找到答案，因为有很多细节。
这种参数重新初始化在verilog中有效吗？
浏览 1提问于2017-05-17得票数 1
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以下模块定义为凿子：
class Mux2 (width: Int = 4) extends Module
不会导致参数化的Verilog模块。生成的Verilog RTL将替代用户实例化模块的参数值。
是否有一种使用实际参数化模块定义生成Verilog的方法。
module Mux2 #(parameter width = 4)
如果没有办法做到这一点，这将是一个非常有用的特性添加。
浏览 0提问于2018-11-22得票数 2
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6回答
reg a[4:0];
reg inv_a[4:0];
assign inv_a = ~a; //This doesn't work.
当我尝试使用上述语句时，它会抛出：“对未打包类型的非法操作”。
请有人指出如何正确否定Verilog中的数组吗？
编辑:提供更多信息，这是否改变了任何建议？
module router_main(
input bustorouter_ready[4:0],
);
wire inv_bustorouter_ready[4:0];
assign inv_bustorouter_ready = ~bustorouter_ready;
浏览 9提问于2015-04-05得票数 0
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我试图在verilog中创建一个多级比较器，但我不知道如何在一个生成循环中递增多个genvar。我正在尝试以下操作：
genvar i,j;
//Level 1
generate
j=0;
for (i=0;i<128;i=i+1)
begin: level1Comp
assign ci1[i] = minw(tc[j],tc[j+1]);
j = j+2;
end
endgenerate
并得到以下错误：
Error-[SE] Syntax error
Following verilog source has syntax error :
浏览 1提问于2012-03-05得票数 11
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我在genvar中有以下verilog代码，尽管变量'j‘不是genvar变量。当我检查语法(使用Xilinx)时，我在' if‘语句所在的行上收到了错误消息“生成if语句中的非法条件表达式”。将'j‘改为genvar变量不能解决这个问题，如何正确读取'j’？谢谢你的帮助。
genvar i;
generate
integer j=0;
for(i=0; (i<10); i=i+1) begin: gen_columns
if (j==0) begin
//some code
end
as
浏览 1提问于2011-04-09得票数 0
3回答
门级Verilog文件的语法是否正确，其中子模块是在拥有的模块之后定义的，还是应该在之前定义？根据Verilog规则，这很重要吗？
致以敬意，
浏览 0提问于2014-05-03得票数 2
我试图理解为什么我们在verilog中使用generate和一个for循环。
同时使用生成和for循环：
reg [3:0] temp;
genvar i;
generate
for (i = 0; i < 3 ; i = i + 1) begin:
always @(posedge sysclk) begin
temp[i] <= 1'b0;
end
end
endgenerate
仅使用for循环：
reg [3:0] temp;
genvar i;
always @(posedge sysclk) begin
for (i = 0
浏览 7提问于2014-09-19得票数 12
Verilog中的for循环是并行执行的吗？我需要多次调用一个模块，但它们必须同时执行。我不是一个接一个地写出来，而是考虑使用for循环。它的工作原理是一样的吗？
浏览 1提问于2011-03-08得票数 4
什么等同于verilog中的泛型？例如
entity my_entity
generic(a : integer);
port(x : in std_logic; y out std_logic);
end entity my_entity;
泛型的等价物是什么？另外，if generate和for generate的等价物是什么？
浏览 12提问于2016-07-28得票数 5
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假设有一个顶层模块，一个逻辑(logic1)和一个测试逻辑(logic2)，如左图中所示。
我想排除测试逻辑，比如在正确的图片(所有verilog形式)。
首先，假设所有逻辑(逻辑和测试逻辑)都在顶层模块内实例化，
verilog代码的左边应该是这样的。(假设a->蓝色，b->黄色，c->红色，d->绿色，信号b穿透测试逻辑)
module TOP (
input a1,
input b1,
input c1,
output d1
);
wire b2;
wire c2;
logic1 U_logic(
.A (a1),
.B (b2),
浏览 8提问于2021-02-02得票数 0
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1回答
我昨天问了这个问题，但是由于我无法提供问题的代码和相关的波形，所以它被关闭了。因此，这是昨天问题的更新版本。
我试图在Verilog上使用for循环写入寄存器数组。但是，我认为，我对语法有问题，因为在运行代码后，数组始终只有ROM (50)中保存的第一个值(值得一提的是，我是Verilog的新手)。
基本上，我有16个条目存储在一个ROM块中，我希望将存储在ROM块中的数据读取到一个数组中。ROM是使用IP目录中的块内存生成器创建的。以下是我所做的：
reg [4:0] coord = 5'd0; //counter for the address of the ROMs
浏览 3提问于2022-04-11得票数 0
我已经定义了一个VHDL常量，我用它作为" generate“语句中的一个开关，用于生成代码的一部分还是跳过它。我有一个Verilog模块在相同的顶层，我想做一些类似的事情。我希望在Verilog的"ifdef“语句中使用VHDL常量来实例化或跳过Verilog模块。我有什么办法可以达到这个目的吗？因为我知道VHDL常量不能在Verilog "ifdef“语句中使用。
-谢谢，-鲁迪
浏览 1提问于2014-05-08得票数 2
我正在尝试为参数的不同值合成一个模块。我在tcl中使用foreach循环更改参数，并使用hierarchy命令中的-chparam标记将更新后的参数传递给顶层模块。它适用于循环的第一次迭代。然而，在第二次迭代中，它显示了找不到其中一个子模块的错误。 我已经编写了一个简单的模块(用test.sv编写)来演示这个问题。 module top #(parameter N = 8)(
input [N-1:0] x,
output y
);
isZero #(.N(N)) isZero_inst(
.x(x),
.y(y)
);
e
浏览 21提问于2019-09-11得票数 0
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1回答
我有一个VHDL代码，它需要一个元素数组作为泛型。COEF_LIST : coef :=(0,0,1,1,2，-2,1，-2,1)
如何将新的COEF_LIST集从系统verilog测试平台发送到VHDL实体？
VHDL中的泛型与verilog中的参数相同。
我宣布coef为
parameter real COEFF[8:0] = '{0,0,1,1,2,-2,1,-2,1};
在系统中。
我尝试使用(在我的verilog测试平台)传递
vhdl_entity #(
.COEF_LIST(COEFF)
)
我得
浏览 3提问于2014-06-03得票数 0
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我有使用Verilog/SystemVerilog的经验，但我对VHDL还不熟悉，我正试图弄清楚什么时候应该使用组件实例化或实体实例化。在组件实例化中，我指的是在实例化之前声明实体组件的遗留方式。另一方面，在中引入的实体实例化允许您直接声明一个实体，而无需指定组件。
在我看来，实体实例化总是比较可取的，除非您还没有实现体系结构，并且只想定义一个黑匣子。
这是我找到的一个，但它确实完全消除了我的疑虑。由于可以为任何实体定义通用映射和体系结构：
entity work.MyEntity_E(ARCH) generic map(
...)
port map(
...
);
执行组件实例化的额外灵活性
浏览 9提问于2016-03-25得票数 10
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1回答
我想知道，如果在Verilog代码中声明了一个连接，但没有为它赋值，那么Verilog会将它的值视为零吗？
例如，我看到一个代码，其中：
wire start;
module_if my_module_if(.clk(in_clk), .start(start));
我可以假设"start“的值为零吗？这是Verilog可以接受的风格吗？
浏览 0提问于2014-04-09得票数 1
我正在使用Verilog编写一个项目，并希望使用parameter在我的模块中定义一些参数。但是当我阅读一些源代码时，有时会使用localparam而不是parameter。
它们之间有什么不同？
浏览 1提问于2015-05-17得票数 26
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这是一个系统verilog文件.The，下面的代码在运行时给出了一个错误“用于常量表达式的非法操作数”在"if(m_val !==0)和if(div_val)“处。
尝试了，没有生成语句，但仍然是相同的错误。对代码有什么问题有什么帮助吗？
logic m_ref_clk,mul_ref_clk,div_ref_clk,mixed_ref_clk;
real clk_period = ((1.0/(freq*BASE_GHz_CLK_FREQ))*1s);
generate
if(m_val !== 0) begin
if(div_val == 0)begin
浏览 5提问于2022-08-06得票数 0
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我刚刚开始学习verilog，所以这可能是一个非常基本的问题，但我无法真正理解或找到用verilog表达我的意图的替代方案。
我将举一个较小的例子。我基本上是尝试将我的一个模块的输出连接到另一个模块的输入。请帮我处理一下49行，并给我一个替代方案。
25 module ands (
26 input1,
27 input2,
28 outputs
29 );
30 input [2:0] input1;
31 input input2;
32 output [2:0] outputs;
33
浏览 1提问于2013-11-25得票数 3
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如何根据模块的参数来声明带有verilog属性的信号？
我试过：
if (KEEP_VERILOG) begin
(*keep="true"*)reg mysig;
end else begin
reg mysig;
end
// doing something with mysig
我得到一个合成错误：mysig is not declared
浏览 8提问于2022-02-10得票数 0
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1回答
大家好，verilog专家
在下面的verilog代码中，我可以100%地将top.test.p系统地初始化为200吗？
或者，我会在变量初始化和初始语句之间进行竞争吗？换句话说，一些模拟器会给我top.test.p == 100，而另一些模拟器会给我top.test.p == 200？
谢谢
module test;
parameter real P = 1e3;
real P=p;
endmodule
module top;
test #(100) test();
initial
begin
浏览 2提问于2015-11-03得票数 1
我有这个代码片段。这是一个标准的实例化，但是为什么要使用gen_srl16？
我一直认为SRL16E srl16e (...就足够了。
genvar i;
generate
for (i=0;i<WIDTH;i=i+1)
begin :
gen_srl16
SRL16E srl16e(
.Q(dataout[i]),
.A0(a[0]),.A1(a[1]),.A2(a[2]),.A3(a[3]),
.CE(write),.CLK(clk),.D(datain[i])); // CE -clock
浏览 3提问于2015-08-18得票数 0
module exmaple(input a, b, input in[2:0], output d, e, output out[5:0])
我是第一次接触Verilog，并试图理解input in[2:0]是什么意思？
浏览 2提问于2011-12-19得票数 1
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1回答
一位随机数发生器
、、
我试图在Verilog的每个时钟周期上生成单比特随机数，以用于测试目的。我在一个testbench模块中做这件事。以下是代码；
module tb;
// Inputs
reg clk;
reg in;
// Outputs
wire x;
// Instantiate the Unit Under Test (UUT)
single_bit uut (
.clk(clk),
.in(in),
.x(x)
);
integer seed=1;
initial
begin
clk=0;
forever
#5 clk=!clk;
浏览 8提问于2017-01-27得票数 1
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1回答
我的代码只有一个array。
为什么array的地址改变了？
下面是创建示例数据集的代码：
#include <stdio.h>
#define MAX_SIZE 50
float sum(float [], int);
float input[MAX_SIZE], answer;
int i;
void main(void){
for(i=0; i < MAX_SIZE; i++){
input[i] = i;
}
printf("address of input = %p\n", input);
浏览 5提问于2022-04-16得票数 0
2回答
在(系统)verilog中用参数数组模拟设计时，我观察到了奇怪的行为。
下面是我的模块接口：
module src_multi
#(
parameter NUM_DEST = 4,
parameter [N_ADDR_WIDTH-1:0] DEST [0:NUM_DEST-1] //problematic line
)
(
...
);
并在testbench中实例化该模块：
src_multi
#(
.NUM_DEST(3),
.DEST('{13,12,8})
)
src_src1_outbun
(
浏览 2提问于2015-05-26得票数 2
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4回答
我正在尝试从命令行使用Linux (Kubuntu 12.04 LTS)上的Quartus II 13.0 (免费Web包)，以便从Verilog RTL生成Verilog技术网表。我需要在一个项目中比较不同工具为数千个生成的Verilog文件生成的合成结果。因此，使用GUI并不是一个真正的选择。
例如，在Xilinx Vivado中，我可以使用以下TCL命令来完成此操作：
read_verilog input.v
synth_design -part xc7k70t -top top_module
write_verilog output.v
我使用过的大多数ASIC工具都提供了类似的接口。
浏览 6提问于2013-07-03得票数 5
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我们可以在verilog中使用参数来定义大小来初始化数组吗?例如，我想
parameter max_neigh=8 , size = 72;
reg [0:8*max_neigh-1]neighbors = size'h010203040304050607;
//or as
reg [0:8*max_neigh-1]neighbors = (8*max_neigh-1)'h010203040304050607;
它给出错误：“‘h’附近的语法错误”。
任何帮助我们都将不胜感激！
问候
浏览 1提问于2016-02-09得票数 1
我读到文本替换宏在'verilog‘中有全局作用域。SystemVerilog是如何工作的？我想在两个不同的SystemVerilog文件中使用同一文本宏的两个不同的定义-这样做可以吗？
浏览 0提问于2013-04-20得票数 2
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我想将一个数组分配给另一个数组。这两个数组的大小并不相同：
char array1[7] = "abcdefg";
char array2[3];
如何将array1中的三个(3)值分配给数组2？我试过：
array2[3] = {array1[2], array1[3], array1[4]};
我将成为以下错误信息：
expected expression before ´{´token
我知道，当数组大小相同时，我可以使用(memcpy())。
我对VHDL和verilog有更多的经验。在VHDL中，它可能如下所示：
array2 := arry1(2 upto 4)
浏览 0提问于2016-08-16得票数 0
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我正在处理一个非常简单的RiSC16 CPU的verilog实现，我遇到了一个问题，试图使用Quartus II Web进行编译。我的代码如下：
reg j;
initial begin
pc = 0;
rf[0] = `ZERO;
rf[1] = `ZERO;
rf[2] = `ZERO;
rf[3] = `ZERO;
rf[4] = `ZERO;
rf[5] = `ZERO;
rf[6] = `ZERO;
rf[7] = `ZERO;
for(j=0;j<200;j=j+1) begin // THis is line 38
m[j] = 16'd0;
浏览 0提问于2014-01-03得票数 1
回答已采纳
1回答
我正在尝试用verilog写一个行为代码，描述一个有256个位置的RAM，每个位置的大小是64位。因此，我创建了一个具有宽度为64位的输出data_out和输入data_in的模块RAM_cell。然后，我创建了另一个名为RAM的模块，我在其中声明，
RAM_cell mem [255:0] (data_out,data_in,rd);
内存在rd=1时从8位Maddr读取，或在模块RAM中写入Maddr时写入Mdata_out，对于读取操作，我写道，
always @(posedge clk)
initial
begin
if (rd == 1'b1)
Mdata_in = mem[
浏览 1提问于2017-06-26得票数 0
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