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沙龙
1
回答
如何将XPS INTC的IRQ输出与Microblaze中断输入连接
、
、
、
对于中断控制,我在系统中添加了XPS中断控制器(v2.01a),并通过主
总线
将我的自定义核心中断端口连接到INTC。此外,在汇编语言视图的
总线
接口选项卡中,我可以看到Microblaze的中断端口,但同样不能更改。
浏览 1
提问于2014-06-12
得票数 0
2
回答
到Wishbone包装器的
AXI
总线
、
、
谁能告诉我
AXI
总线
及其信号。我还想了解
AXI
总线
到wishbone
总线
包装器,以便在VHDL中实现它。使用wishbone
总线
传输数据,并与寄存器进行通信。
浏览 9
提问于2014-11-20
得票数 0
1
回答
从PS和PL访问Zynq BRAM
、
、
、
要通过
AXI
接口将数据写入BRAM,我使用函数Xil_Out32(BASE_ADDR+0, 0xFFFFFFFF)。
浏览 1
提问于2019-09-27
得票数 1
2
回答
如何编写vhdl程序在Zynq板的ddr存储器中写入数字数据
我已经将一个ADC连接到zynq板上的fpga。所以我现在在fpga中有了数字数据。我想将这些数据存储在我的Zynq板上的ddr存储器中,为此我必须编写一个vhdl程序。任何帮助都是非常感谢的。
浏览 41
提问于2019-02-03
得票数 0
1
回答
在Linux中检测从PCIe端点到主机内存的事务
、
、
、
我正在构建一个FPGA设计,其中一些设备(中央处理器,通用异步收发器,通用输入输出控制器)连接到
AXI
4
总线
。
AXI
4
总线
通过Xilinx的"
AXI
Memory
AXI
to PCI Express (PCIe) Gen2 v2.6 LogiCORE IP“连接到主机,它充当了一个桥接器。VP的系统
总线
通过上述驱动器和桥接器透明地连接到FPGA上的
AXI
4
总线
。在主机上发起的事务已经实现并正常工作。我想知道是否有一种方法可
浏览 13
提问于2018-06-08
得票数 2
1
回答
在一个小终端系统中字节如何映射到
AXI
4
总线
、
、
、
如果运行在小型endian处理器上的程序将值0 0xaabbccdd写入地址0,并且处理器使用32位宽的
AXI
4
总线
,那么WDATA 0 0xaa或0 0xdd的位是31-24吗?
AXI
不公开字节可寻址内存--它只能读取或写入完整的数据
总线
宽度(本例中为32位)。问题在于它如何将字节值的地址映射到数据
总线
位。(rev E)的A3.4.3节讨论了“字节不变”的特性,但似乎没有解释数据
总线
上字节的顺序。
浏览 7
提问于2015-11-13
得票数 4
2
回答
AXI
4Lite从IP
、
、
、
在GNU GPL下是否有可用的
AXI
4Lite从IP (Verilog,VHDL)?我想在uP系统中测试一个虚拟
AXI
4主机,因此需要这样做。只需一个
AXI
4从站或
AXI
3从站也可以(我可以将信号去掉,使其与
AXI
4Lite兼容)。 任何链接,源代码将是有帮助的。
浏览 6
提问于2015-02-19
得票数 2
1
回答
在不同环境中重用uvm序列的最佳方式是什么
、
假设我在主端口有一个带
AXI
总线
的DUT (例如l2缓存),我创建了一个从sequence_item扩展的类
AXI
_transfer,100个有趣的测试场景序列和一个uvm驱动程序。目前,DUT的
总线
协议已由
AXI
协议转变为AHB协议。需要修改的测试平台组件是sequence_item和驱动程序(因为它们是协议相关的)。相反,我希望重用所有与
AXI
_transfer项相关的序列。最好的方法是什么?我的想法是定义一个从sequence_item扩展的base_transfer,并从此bas
浏览 0
提问于2019-02-07
得票数 1
1
回答
AMBA ACE与
AXI
协议有什么不同?
、
先进的微控制
总线
体系结构-ACE和先进的微控制
总线
体系结构-
AXI
协议有什么区别?
浏览 15
提问于2021-12-24
得票数 0
1
回答
MicroBlaze
AXI
4异常
、
、
我想知道MicroBlaze的数据
总线
异常。在MicroBlaze产品手册中,它指出只有在关闭缓存时才能在M_
AXI
_DC上发生异常。这对我来说没有意义;这是否意味着,如果在M_
AXI
_DC行上给出了错误响应,那么如果启用缓存,也不会触发任何异常吗?我目前已经将C_DCACHE_ALWAYS_USED设置为1,所以这不是问题。摘自MicroBlaze产品指南: - A
浏览 9
提问于2017-08-02
得票数 1
回答已采纳
3
回答
如何从
AXI
4
总线
读取大量数据?
、
、
、
、
我很确定我需要使用
AXI
总线
来完成这个任务,但是我无法找到解决这个问题的最佳方法。我是否: 使用一个Xilinx核为我处理
AXI
总线
,但其中有相当多的,我不确定哪一个最好使用。
浏览 8
提问于2016-04-16
得票数 0
1
回答
内核驱动程序- ZedBoard - Linux访问地址后挂起。
、
、
、
、
我创建了非常简单的FPGA配置,只有PS,
AXI
GPIO和LED。Range High addr.我想为这个FPGA配置创建自己的内核驱动程序
浏览 2
提问于2016-04-08
得票数 1
1
回答
任何用于
AXI
突发设备的内置Linux方法?
、
、
、
我需要与基于
AXI
突发接口的FPGA设备通信.有什么方法可以在不涉及DMA的情况下通过Linux访问这样的设备?突发是
AXI
标准的固有属性,通常在传输大量数据时会自动触发。更大的问题是FPGA的设计使其只对
AXI
总线
上的突发类型请求作出响应。因此,当应用程序尝试顺序复制时,这会在Linux上引起严重的问题。P.S.我已经试过memcpy了但不起作用。
浏览 0
提问于2014-01-22
得票数 2
1
回答
无法从Linux访问Znyq
AXI
BRAM
、
、
、
、
然后,我使用
AXI
BRAM控制器将内存与
AXI
总线
连接起来,并使ARM上的Linux可以访问它。*编辑以澄清我的问题。当有疑问时,添加一幅图片:
浏览 2
提问于2018-11-12
得票数 0
1
回答
是否有适用于FPGA的独立于供应商的
AXI
4 (精简版)构建器
、
、
、
我想知道是否有人知道一个好的独立于供应商的
AXI
4 (精简版/流)互连构造器,比如Qsys或IP配置器。 我更喜欢构建一个尽可能独立于供应商的FPGA系统平台。
浏览 1
提问于2015-04-07
得票数 1
1
回答
AXI
IP合成过程中的未知误差
、
、
我正在尝试使用Xilinx中的IP打包工具来创建一个带有
AXI
-Lite接口的协处理器,并将其用于我的数字系统工程类的Zynq SoC设计中。我有一个名为“data”的数据
总线
,它运行于
AXI
IP和GCD,用于向计算器发送值。
总线
接口实例化线,其中定义了我的数据端口。下面是包含错误源的部分代码:myip_v1.0_0_S00_AVI # ( .C_S_
AX
浏览 1
提问于2016-04-18
得票数 2
回答已采纳
1
回答
读/写
axi
事务的必要属性是什么?
、
我正在为一个包含
AXI
总线
的设计编写一个验证环境。我的事务如下所示。我还需要添加其他东西吗?------//---------------------------------------------------------------------- class
axi
_transaction
浏览 10
提问于2016-08-23
得票数 2
1
回答
轴向猝发计算
在
AXI
通道中,在单个脉冲串中的数据传输被称为节拍。例如:-如果大小=100(二进制)
总线
大小=2^4= 16。节拍数/ 16我正在用verilog编写代码。这是针对
AXI
主机的,不支持未对齐传输。任何硬件设计或公式都是可以接受的。
浏览 1
提问于2011-03-29
得票数 0
2
回答
对于
AXI
-burst类型的设备,有内置的Linux方法吗?
、
、
、
、
我需要与基于
AXI
-burst接口的FPGA设备通信。有什么方法可以在不涉及DMA的情况下通过Linux访问这样的设备?猝发是
AXI
标准的固有属性,通常应在传输大量数据时自动触发。更大的问题是,FPGA被设计成只响应
AXI
总线
上的突发请求。因此,当应用程序尝试顺序复制时,这会在Linux上导致严重的问题。我已经尝试过memcpy,但它不起作用。
浏览 5
提问于2014-03-13
得票数 5
2
回答
ARM Cortex-A8:一个内存读取的字节数是多少?
、
、
、
、
ARM Cortex-A8的数据
总线
大小是多少?在一个内存提取中,从内存中访问多少字节?
浏览 8
提问于2010-11-26
得票数 4
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