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沙龙
1
回答
水平敏感的
SR
孵化行为
circuit
我在观察一个普通的
SR
锁
存
器
和一个水平敏感的
SR
锁
存
器
之间的区别。我知道,我们希望在
SR
锁
存
中避免的是配置(1,1),因为它可能导致振荡,当它最终设置为0或1时,我们无法确定是哪一个是由于振荡引起的。因此,我们使用水平敏感的
SR
锁
存
器
。但是有人能详细说明这个级别敏感的
SR
锁
存
浏览 4
提问于2016-05-12
得票数 0
回答已采纳
2
回答
D
锁
存
器
原理图与D触发
器
原理图的区别
computer-science
、
hardware
、
hdl
、
flip-flop
、
circuit-diagram
我听说
锁
存
器
和触发
器
之间的主要区别是
锁
存
器
是异步的,而触发
器
是边缘触发的,这是有道理的。但是,当我检查他们的same时,它们似乎几乎是一样的。 正如我所说的,它们在我看来几乎是一样的,是什么导致它们的工作方式不同,原理图上的区别在哪里?
浏览 9
提问于2018-11-11
得票数 4
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1
回答
ISE Design Suite 14.7中的"logical root block and symbol is not supported in target“错误
fpga
、
xilinx
、
spartan
我正在尝试制作
SR
闩
锁
(我知道ISE中有
SR
闩
锁
,但我想自己创建它来练习)。
SR
锁
存
器
本身工作正常,但我从Top_Module得到一个错误。以下是
SR
闩
锁
的代码: ? 以及最上面的模块代码和我想要
实现
它时的错误: ? 当我将顶部模块更改为SRlatch.v而不是topmodule.v时,它工作得很好。我该怎么办?
浏览 51
提问于2021-04-02
得票数 0
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3
回答
为什么不完整的if语句在VHDL的综合过程中会产生
锁
存
?
vhdl
、
synthesis
、
digital
、
flip-flop
为什么当我们试图在VHDL中合成不完整的if语句时,合成器使用
锁
存
器
而不是触发
器
? 如果从数字/电路的角度进行解释,我们将不胜感激。
浏览 68
提问于2019-07-19
得票数 0
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2
回答
SystemVerilog: S-R舱口不能正常工作
verilog
、
system-verilog
、
digital-logic
、
flip-flop
下面是我对S
锁
存
器
的门级描述: wire s1, r1; nand #8 n2(s1, S,
C
); nand #8 n4(Q, S, QB);这是这个S
锁
存
器
的测试平台:module <e
浏览 5
提问于2017-05-02
得票数 0
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1
回答
正电平敏感
锁
存
模型
verilog
、
hardware
、
nonblocking
他按以下方式编码
锁
存
器
。reg fd; fd <= f;如果我将非阻塞语句(<=)改为阻塞(=),会发生什么?
浏览 1
提问于2017-01-27
得票数 0
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8
回答
触发
器
和
锁
存
器
之间的区别
architecture
、
hardware
触发
器
和
锁
存
器
有什么区别?
浏览 5
提问于2009-06-15
得票数 7
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2
回答
VHDL或verilog
SR
锁
存
器
vhdl
、
verilog
我试图用一个带有启用信号的NAND门的NEXYS2板来编程
SR
锁
存
。我的输入是(S、R、
C
)和输出 are <code>E 110</code>(q,Qbar)。提前谢谢你begin Q <= (R nand Qbar); Qbar <= (
浏览 7
提问于2013-11-28
得票数 0
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1
回答
使用verilog描述时钟
SR
锁
存
器
verilog
我试着用Verilog描述一个带NAND门的时钟
SR
-Latch。然而,当我模拟它时,所有的输出都变成了Z,我不知道为什么。Verilog代码和测试平台: wire i, j; nand #20 (q, i, qbar); reg clk, s, r; CLOCKED_
SR
T_
SR<
浏览 0
提问于2014-12-04
得票数 0
1
回答
使用Verilog中的
SR
触发
器
模块创建JK触发
器
模块
verilog
、
hdl
、
flip-flop
我为written编写了verilog模块、
SR
触发
器
(通过实例化
SR
Latch模块)和JK触发
器
(通过实例化
SR
Latch模块)。我正在使用Xilinx 2019版本来模拟和查看输出波形。
SR
和
SR
触发
器
模块工作得很好,我也得到了适当的输出波形。我尝试通过实例化
SR
模块来创建一个JK触发
器
模块。但我就是得不到输出波形。我不知道出了什么问题。我也检查了布尔表达式。一切似乎都很好。nand(qbar, r, q);
浏览 3
提问于2019-11-08
得票数 0
1
回答
使用结构vhdl的NAND碱性细胞
vhdl
我在用VHDL设计存储
器
电路时遇到了问题。我试图找出以下提示的解决办法: 使用结构化VHDL方法在Xilinx工具中创建一个NAND基本单元。
浏览 3
提问于2013-05-06
得票数 0
1
回答
Oracle timestein问题(Log Marker)等待闩
锁
"Log Strand Insertion
oracle
、
timesten
在ConnId=137 (对数标记)中使用多个DS等待
锁
存
器
“对数链插入”(12345),Holder=1 (
c
_node) PID 1,现在为10秒时,出现以下错误ConnId=135 (日志标记)等待
锁
存
器
“日志链插入”(12345),Holder=1 (<e
浏览 7
提问于2020-09-30
得票数 0
1
回答
输入的Verilog波形是相同的,但是输出是不同的。
verilog
我目前正尝试用数据流建模在Verilog中
实现
上/下计数
器
。在试图向计数
器
添加一个限制(以便在达到限制时计数
器
将重置为适当的值)时,我遇到了一个错误。"& 1'b1“的目的是暂时模拟注释掉的等式检查
器
。
浏览 2
提问于2021-07-15
得票数 1
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3
回答
在VHDL
语言
中,<= a+1是一种很好的实践吗?
hardware
、
vhdl
、
xilinx
、
hdl
、
modelsim
如果我写一条语句在VHDL
语言
中赋值为a+1,这是一种好的做法吗?这是什么意思?
浏览 2
提问于2013-03-13
得票数 2
回答已采纳
1
回答
为什么
SR
锁
存
器
输出总是X?
verilog
我正在使用Verilog
实现
无时钟信号的
SR
锁
存
器
。我正在尝试使用下面给出的代码,但我正在获取Qb的值作为X。请帮助我。// design.v file input s,r; assign);endmodule mod
浏览 15
提问于2021-06-26
得票数 1
2
回答
VHDL推断
锁
存
器
vhdl
下面的代码是为一个+/- 2度的恒温
器
,它的工作和模拟很好,但我有一些无法解释的警告,其中一个特别是困扰我。PROCESS;困扰我的警告信息是: 警告(10631):thermo.vhd(19)处的VHDL过程语句警告:为信号或变量"ONOFF“推断
锁
存
器
(Es),该
锁
存在通过process<的一个或多个路径中。
浏览 6
提问于2015-12-04
得票数 0
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1
回答
C
++
锁
存
实现
c++
、
concurrency
、
atomic
由于std::latch并不在许多标准的
C
++库中,所以我尝试
实现
自己的库,从内存排序的角度还是从yield的角度来看,它可以吗?
浏览 0
提问于2020-04-17
得票数 4
1
回答
锁
存
器
的
实现
c++
、
multithreading
、
reinventing-the-wheel
、
concurrency
、
atomic
为了更多地了解多线程和原子操作在
C
++中的工作,我决定在
C
++11中
实现
一个闭锁类,该类松散地基于来自
C
++20的std::latch类,我想知道这个
实现
在任何方式或形式上是否有缺陷,以及如何改进它:
浏览 0
提问于2021-10-24
得票数 1
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2
回答
用VHDL
实现
RS
锁
存
器
vhdl
我已经用VHDL写了一个简单的RS
锁
存
器
,并试图用ISE来综合它。合成器增加了一个D触发
器
,其中D输入接地,我的(S)et和(R)eset输入被视为预置和清除输入。我以为只会看到NAND门。为什么在不需要触发
器
的情况下添加触发
器
?另外,为什么D输入连接到地?
浏览 31
提问于2017-03-14
得票数 0
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3
回答
无延迟的
锁
存
信号
vhdl
我想
锁
存
一个信号,但是当我尝试这样做时,我得到了一个周期的延迟,我如何避免这种情况?我想要
实现
的就是在wclk的上升沿采样we,并使其保持稳定,直到下一个上升沿。然后,我将
锁
存
的信号分配给架构中定义的另一个实体端口映射。============================================== 好吧,我想我必须省略wclk'event来获得一个
锁
存
器
而不是触发
器
。这在我看来是相当不直观的。通过简单地缩短我对
浏览 0
提问于2012-09-29
得票数 1
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