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谈谈Verilog和SystemVerilog简史,FPGA设计是否需要学习SystemVerilog

Verilog和System Verilog是同一硬件描述语言(HDL)的同义名称。SystemVerilog是IEEE官方语言标准的较新名称,它取代了原来的Verilog名称。Verilog HDL语言最初是于1 9 8 3年由Gateway Design Automation 公司为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。专有的Verilog HDL于1989年逐渐向公众开放,并于1995年由IEEE标准化为国际标准,即IEEE Std 1364-1995TM(通常称为“Verilog-95”)。IEEE于2001年将Verilog标准更新为1364-2001 TM标准,称为“Verilog-2001”。Verilog名称下的最后一个官方版本是IEEE Std 1364-2005TM。同年,IEEE发布了一系列对Verilog HDL的增强功能。这些增强功能最初以不同的标准编号和名称记录,即IEEE Std 1800-2005TM SystemVerilog标准。2009年,IEEE终止了IEEE-1364标准,并将Verilog-2005合并到SystemVerilog标准中,标准编号为IEEE Std 1800-2009TM标准。2012年增加了其他设计和验证增强功能,如IEEE标准1800-2012TM标准,称为SystemVerilog-2012。在撰写本书时,IEEE已接近完成拟定的IEEE标准1800-2017TM或SystemVerilog-2017。本版本仅修正了2012版标准中的勘误表,并增加了对语言语法和语义规则的澄清。

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【源码】手把手教你用Python实现Vivado和ModelSim仿真自动化

我们在Windows系统下使用Vivado的默认设置调用第三方仿真器比如ModelSim进行仿真时,一开始仿真软件都会默认在波形界面中加载testbench顶层的信号波形,并自行仿真1000ns后停止。当我们想查看对应模块的波形时,需要自己去手动添加,并且为了防止跑一段时间仿真后,添加新模块或者信号却发现没有记录波形,就要提前手动在控制台上执行log -r ./*命令来实现对全部信号波形的记录。但是每当我们修改完代码,关闭重启仿真器再一次仿真时,就需要将之前的操作(删改添加对应模块信号,执行log -r ./*等)重新完成一遍才能继续跑出想看的信号波形。尽管可以通过将仿真时添加的模块信号保存为*.do文件,下次仿真通过执行do *.do的形式来快速添加之前波形;但在频繁修改代码,需要经常重新仿真的情况下,每次都手动去添加信号的操作会比较影响到我们的情绪,那么能否通过脚本语言比如Python来实现一键仿真并自动添加好所需要的模块信号呢?

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