大部分数字设计是同步的，从前一个时钟周期计算出的数据在时钟有效沿上被锁存在触发器中。请考虑图7-1所示的典型同步设计，假定待分析设计（DUA）会与其它同步设计交互。这意味着DUA从触发器接收数据，并将数据输出到DUA外部的另一个触发器。
在复杂的FPGA设计中，设计时钟方案是一项具有挑战性的任务。设计者需要很好地掌握目标器件所能提供的时钟资源及它们的限制，需要了解不同设计技术之间的权衡，并且需要很好地掌握一系列设计实践知识。不正确的设计或次优的时钟方案可能会导致在最好情况下较差的设计性能，或者在最坏情况下的随机和难以查找的错误。
PCS7系统基于TIA构建方式，在整个系统下包含了AS 自动化系统，OS 服务器/客户端，单站和各类远程站点等多种组件。这些组件都拥有自己的时钟系统，如果没有配置统一的时钟系统，可能会导致OS 中的报警时钟与计算机时钟不一致，冗余服务器所看到同一个变量的归档曲线不一致等问题。所以，时钟同步对于PCS7系统的正常运行非常重要。
在使用QuartusII设计Altera的FPGA时，对于时钟的考虑一般很少。我们想得到一个固定频率的时钟，无非就是将晶振从某个时钟管脚输入：若晶振频率即为期望频率，则可以直接使用；若与期望频率不符，则调动IP核生成PLL，配置PLL的输出为期望频率即可。可是若将FPGA换为Xilinx系列，在ISE环境中设计时，时钟的使用就没那么简单了，尤其是在设计复杂工程时，全局时钟系统的设计显得尤为重要。
众所周知STM32有5个时钟源HSI、HSE、LSI、LSE、PLL，其实他只有四个，因为从上图中可以看到PLL都是由HSI或HSE提供的。
时钟是单片机运行的基础，时钟信号推动单片机内各个部分执行相应的指令。时钟系统就是CPU的脉搏，决定cpu速率，像人的心跳一样 只有有了心跳，人才能做其他的事情，而单片机有了时钟，才能够运行执行指令，才能够做其他的处理 (点灯，串口，ADC)，时钟的重要性不言而喻。
相比于51来说，STM32F4的时钟比较难一点，我也是没想到，都有时钟树这种东西出来了，并且还有5个时钟，不过好在以前有51的基础，学习起来稍微轻松一点，就是要自己配置许多的东西和了解以及使用不同的时钟，个人觉得正点原子的课程讲的有点乱，所以这是我自己整理之后的笔记，按照每一个时钟的输入输出来解释，希望听不懂课程的同学可以理解。
时钟对于一款芯片非常重要，其作用相当于人的心脏，人只有在心率正常稳定的情况下才能健康生活，同样的，芯片只有工作在合法正常的时钟频率下才能保证程序得到正常的运行。
时钟就是单片机的心脏，其每跳动一次，整个单片机的电路就会同步动作一次。时钟的速率决定了两次动作的间隔时间。速率越快，单片机在单位时间内所执行的动作将越多。时钟是单片机运行的基础，时钟信号推动单片机内各个部分执行相应的指令。时钟系统就是CPU的脉搏，决定cpu速率。
时钟配置在system_stm32f4xx.c和stm32f4xx.h中，如PLL_M、PLL_N、PLL_P、PLL_Q、HSE_VALUE。 时钟配置函数：SystemInit()
注：本文首发自易百纳技术社区，原文地址：https://www.ebaina.com/articles/140000005331
A, Reports > Timing > Report Clock Interaction
上文：https://reborn.blog.csdn.net/article/details/120681972
注：零基础学会FPGA时序约束。本期推送配套相关独家教学视频，关注公众号，后台回复“时序分析培训”或留下您的邮箱，即可获取视频链接。视频内容是由团队郑圆圆同学讲解，欢迎批评指正。以下是节选的视频片段。
在本节中，我们将介绍发起和捕获时钟的不同情况，并分别说明如何执行建立时间和保持时间检查。图8-28为所举例子的示意图：
时钟是单片机非常重要的一部分，它为单片机的系统或是外设提供了时序。这里主要来讲解一下stm32的时钟配置。
问题一：没有对设计进行全面的约束导致综合结果异常，比如没有设置异步时钟分组，综合器对异步时钟路径进行静态时序分析导致误报时序违例。
xilinx 的 FPGA 时钟结构，7 系列 FPGA 的时钟结构和前面几个系列的时钟结构有了很大的区别，7系列的时钟结构如下图所示。
微控制器（处理器）的运行必须要依赖周期性的时钟脉冲来驱动——往往由一个外部晶体振荡器提供时钟输入为始，最终转换为多个外部设备的周期性运作为末，这种时钟“能量”扩散流动的路径，犹如大树的养分通过主干流向各个分支，因此常称之为“时钟树”。在一些传统的低端8位单片机诸如51，AVR，PIC等单片机，其也具备自身的一个时钟树系统，但其中的绝大部分是不受用户控制的，亦即在单片机上电后，时钟树就固定在某种不可更改的状态（假设单片机处于正常工作的状态）。比如51单片机使用典型的12MHz晶振作为时钟源，则外设如IO口、定时器、串口等设备的驱动时钟速率便已经是固定的，用户无法将此时钟速率更改，除非更换晶振。
无毛刺时钟切换电路，又叫 Glitch free 电路、时钟无缝切换电路，在笔试中遇到过，如果没有接触过，很可能无从下手。
glitch：毛刺，glitch-free clock switching circuit：无毛刺时钟切换电路，今天讨论的主题就是如何实现时钟的无毛刺切换，本文将从有毛刺的时钟切换电路、无毛刺的源同步时钟切换电路、无毛刺的异步时钟切换电路三方面展开。
电源门控是一种低功耗，可以关闭设计中不工作的部分。当不工作时，电源门控可关闭电源，减少漏电功耗，从而降低了功耗。时钟门控有助于降低动态功耗，而时钟门控有助于降低静态功耗。
-gated_clock_conversion是用于管理门控时钟（GatedClock）的。所谓门控时钟是指由门电路而非专用时钟模块例如MMCM或PLL生成的时钟。一个典型的门控时钟如下图所示，即触发器和反相器构成的二分频电路。此时，若第一个触发器的Q端对应的信号clk_div_2被其他逻辑用做时钟，那么就构成了门控时钟电路。
之前讲了基本的时序路径约束，现在我们来看一下其他的约束，然后通过实战来讲解一些其他的约束。实战中也没有前面的“理论”中的约束类型，但是可以通过实战来了解其他的约束。本文的具体内容是：
有一个有趣的现象，众多数字设计特别是与FPGA设计相关的教科书都特别强调整个设计最好采用唯一的时钟域。换句话说，只有一个独立的网络可以驱动一个设计中所有触发器的时钟端口。虽然这样可以简化时序分析以及减少很多与多时钟域有关的问题，但是由于FPGA外各种系统限制，只使用一个时钟常常又不现实。FPGA时常需要在两个不同时钟频率系统之间交换数据，在系统之间通过多I/O接口接收和发送数据，处理异步信号，以及为带门控时钟的低功耗ASIC进行原型验证。本章讨论一下在FPGA设计中多时钟域和异步信号处理有关的问题和解决方案，并提供实践指导。
UltraScale架构的设备在时钟架构上有显著的创新，全局时钟缓冲器和局部时钟缓冲器之间的差异很小。因此，7系列的区域时钟缓冲器已被新的时钟缓冲器取代，这些新的时钟缓冲器具有更广泛的全局覆盖范围，同时自动利用局部时钟缓冲器进行时钟的局部分配。CMT模块由一个MMCM和两个PLL组成。MMCM与7系列家族非常相似，而PLL则为I/O PHY时钟提供了新特性，但在时钟设备其他部分的功能和连接性方面有所减少。
以太网技术由于其开放性好、价格低廉和使用方便等特点，已经广泛应用于电信级别的网络中，以太网的数据传输速度也从早期的10M提高到100M，GE，10GE。40GE，100GE正式产品也于2009年推出。
(DC，Distributed Cl ock) 可以使所有EtherCAT设备使用相同的系统时间，从而控制各设备任务的同步执行。从站设备可以根据同步的系统时间产生同步信号，用于中断控制或触发数字量输入输出。支持分布式时钟的从站称为 DC 从站。分布时钟具有以下主要功能：
今天给大侠带来硬件设计中教你如何正确的约束时钟—Vivado优化到关键路径，话不多说，上货。
在数字设计中，时钟代表从寄存器（register）到寄存器可靠传输数据的时间基准。Xilinx Vivado集成设计环境(IDE)时序引擎使用ClocK特征计算时序路径要求，并通过松弛计算报告设计时序裕度（Slack）。 时钟必须正确定义，以获得最佳的时序路径。以下特性定义了时钟： 1，时钟定义在它的树根的驱动器管脚或端口上，被称为源点。 2，时钟的边沿是由周期和波形特性相结合来描述的。 3，周期以纳秒（ns）为单位,时钟对应于波形重复的时间。 4，波形是时钟周期内上升边沿和下降边沿绝对时间的列表，以纳秒（ns）为单位。列表必须包含偶数的值。第一个值总是相对应的。到第一个上升的边沿。除非另有规定，占空比默认为50%，相移到0ns。 如图1所示，时钟CLK0具有10ns周期、50%占空比和0ns相位。时钟CLK1具有8ns周期、75％占空比(8ns内的高电平时间为6ns)和2ns上升沿相位偏移。
过大的Clock Skew也可能导致时序违例，尤其是其数值超过0.5ns时。如下三个命令生成的报告中均可显示Clock Skew的具体数值。
在FPGA的时序约束中，主时钟约束是第一步就要做的，主时钟通常有两种情形:一种是时钟由外部时钟源提供，通过时钟引脚进入FPGA，该时钟引脚绑定的时钟为主时钟:另一种是高速收发器(GT)的时钟RXOUTCLK或TXOUTCLK。对于7系列FPGA，需要对GT的这两个时钟手工约束：对于UltraScale FPGA，只需对GT的输入时钟约束即可，Vivado会自动对这两个时钟约束。
最近写资料的空闲时间，想着看看clifford E. Cummings的经典论文，虽然年代较远，但是每一篇都值得好好研究。本系列不定期更新，计划看完以下论文。
1、LSI是低速内部时钟，RC振荡器，频率为32kHz左右。供独立看门狗和自动唤醒单元使用。 2、LSE是低速外部时钟，接频率为32.768kHz的石英晶体。这个主要是RTC的时钟源。 3、HSE是高速外部时钟，课接石英/陶瓷谐振器，或者接外部时钟源，频率范围为4MHz~26MHz。我们开发板接的是8M的晶振。HSE也可以直接作为系统时钟或者PLL输入。
基站时钟失步会造成大面积干扰，eRAN12.1及以上版本新增基站时钟失步告警，可指导运维人员快速定位失步基站。此指导书指导一线如何处理告警。
以太网技术由于其开放性好、价格低廉和使用方便等特点，已经广泛应用于电信级别的网络中，以太网的数据传输速度也从早期的10M提高到100M，GE，10GE，40GE，100GE正式产品也于2009年推出。
时序的零起点 用create_clock定义的主时钟的起点即时序的“零起点”，在这以前的上游路径都会被工具自动忽略。所以主时钟在哪个“点”很重要，以下图所示结构来举例，分别于FPGA输入端口和BUFG
使用SDC命令create_clock创建时钟，时钟周期20，占空比50%的时钟信号；
本篇文章带着大家来认识一下 STM32 的时钟系统，以及利用 systick 定时器来实现一个比较准确的延时。
时钟门控（Clock Gating）是一种在数字IC设计中某些部分不需要时关闭时钟的技术。这里的“部分”可以是单个寄存器、模块、子系统甚至整个SoC。
RCC，Reset and Clock Control（复位和时钟控制），在绝大部分MCU芯片中都包含复位和时钟控制模块，也是MCU重要的组成部分。
本文将回顾常见的 FPGA 资源，这些资源使我们能够在整个系统中有效地生成和分配时钟信号。 在许多情况下，我们需要生成新的时钟信号并在整个系统中有效地分配它们。现代 FPGA 具有专用的时钟管理模块，使我们能够执行这两项任务。 在本文中，我们将首先简要回顾有效时钟分配和新时钟生成的问题。然后，我们将看到现代 FPGA 的时钟管理模块可以轻松满足这两个设计要求。
在进行跨时钟域设计时经常犯的一个错误是简单的将多个控制信号从一个时钟域传递到另一个时钟域，而忽略了控制信号排序的重要性。简单地在所有控制信号上使用同步器并不总是足够好的。如果控制信号的顺序或对齐是重要的，必须注意将信号正确地传递到新的时钟域。
跨时钟域（CDC）的应从对亚稳定性和同步性的基本了解开始。用普通的话来说，亚稳定性是指不稳定的中间状态，但是在此状态下，任何微小的扰动将导致最终状态变为稳定状态，但是并不能保证最终的状态就是设计所期待的状态，换句话就是可能发生传输错误。当应用于数字电路中的触发器时，它表示触发器的输出可能尚未稳定，不确定是否能到最终期望值的状态。
本文是AVB系列文章的第二篇，主要介绍AVB协议族中的精确时钟同步协议gPTP(IEEE Std 802.1AS-2011)。
因为慢速时钟域的最短信号长度为1个时钟时钟周期即：100ns，大于快速时钟域的时钟周期10ns，所以只需要打3拍即可：
有许多已经使用了一段时间的功耗降低方法，这些方法都是成熟的技术。本章描述了一些低功耗设计的方法。
虚拟时钟，顾名思义，在实际设计中并不存在的时钟，主要用于输入、输出接口的约束。这里给出一个虚拟时钟案例，如下图所示。
STM32微控制器的时钟部分是其操作的核心，处理器的稳定工作也离不开时钟，它负责为微控制器提供时钟信号以驱动CPU、外设和总线，
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