为什么在AXI lite协议中没有tlast端口？
AXI lite主要由AXI流协议组成，但在AXI lite中没有tlast端口。有人能证明在AXI-lite中没有包含tlast端口的原因是什么吗？
浏览 3提问于2018-06-30得票数 0
我想使用SysWip AXI4Lite从验证IP (在SystemVerilog中)在我的顶级测试平台与我的传统Verilog AXI4Lite主机。我所拥有的:我从SysWip下载了axi4lite_s_if.sv (接口)和axi4lite_s.sv (包) ()。Verilog AXI4Lite主模块是在dut_top.v中引入的。
目标:我想将遗留的Verilog AXI4Lite<
浏览 3提问于2015-03-05得票数 0
我有一个完整的AXI接口和一个精简的AXI接口，如下所示： logic [63:0] wdata; logic wcredit; logic [63:0] wdata;endinterface唯一的区别是在AXI lite的情况下没有wid。
interface axi<
浏览 0提问于2020-01-22得票数 0
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AXI4Lite从IP
、、、
在GNU GPL下是否有可用的AXI4Lite从IP (Verilog，VHDL)？我想在uP系统中测试一个虚拟AXI4主机，因此需要这样做。只需一个AXI4从站或AXI3从站也可以(我可以将信号去掉，使其与AXI4Lite兼容)。
任何链接，源代码将是有帮助的。
浏览 6提问于2015-02-19得票数 2
相反，在第一次运行时，它会递减前两个值(axi_ddr和1)，而在连续运行时，它只会递减第一个值(axi_ddr)。], uint32 *axi_lite_status_control){ int256
浏览 28提问于2021-01-04得票数 0
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我正在开发一个打开Zynq板的应用程序。我开发了在ARM主机上运行的C代码，并为PL实现和综合了这些代码。我在PL和PS之间有数据传输。但是，我没有董事会。我想测试我的程序并评估我的系统(资源，吞吐量和延迟，…)。谢谢
浏览 5提问于2016-08-31得票数 1
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谁能告诉我AXI总线及其信号。我还想了解AXI总线到wishbone总线包装器，以便在VHDL中实现它。我正在看一个寄存器在FPGA中的实现，然后给出相应的命令，从LINUX驱动LED在一个zedboard上。使用wishbone总线传输数据，并与寄存器进行通信。
浏览 9提问于2014-11-20得票数 0
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在ISE 14.7上，我需要做什么才能让AXI流(它有一个循环一个值的ipcore )通过UART为我提供输出？我已经正确地设置了项目，添加了UART，并设置了mhs、ucf文件和其他丰富的内容，但是我不知道需要做什么才能通过UART从AXI输出。
有什么想法吗？
浏览 23提问于2017-03-13得票数 0
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当BRAM支持AXI接口时，为什么有人需要使用AXI BRAM控制器IP？所以我的问题是当有人需要使用这个IP时，当原始的BRAM IP支持AXI输入接口时
浏览 3提问于2018-08-03得票数 1
我想通过AXI-DMA控制器使用DMA。这是我当前的数据路径：
我在Zynq PS上使用的是Linux 4.10内核。我使用Linux的ASoC子系统来产生pcm流和控制我的外部音频放大器。我的I2S控制器在AXI-Lite控制接口上运行，并使用AXI4-Stream接口进行音频流。此IP已经过测试，可以假定与这些接口配合工作良好。我的I2S控制器过去在它的AXI-Lite寄存器空间中内置了一个先进先出，所以所有的DMA传输都通过AXI<
浏览 57提问于2017-02-24得票数 3
我正在学习vivadoHLS，u871教程介绍了如何使用HLS，并优化了我的C/C++代码。但我想知道如何将它们装入我的板zynq 7020，让它在船上运行。例如，C： add (int* a，int* b)中的一个函数，它将分别添加ai和bi，并返回一个数组int* 。，通过HLS，我可以展开For循环，然后它将更快地计算。CPU将a和b的地址发送到PL，PL计算，并将结果地址发回CPU。
在本教程中，它只介绍了如何使用HLS，没有解释如何与PL和CPU通信，也没有解释如何将其
浏览 8提问于2015-05-11得票数 5
我目前正在编写一个AXI4母版，它应该也支持AXI4 Lite (AXI4L)。我的AXI4主机正在接收来自16位接口的数据.这是在XilinxSpartan6FPGA上，我计划使用EDK AXI4互连IP，它的最小WDATA宽度为32位。现在，如果这只是针对AXI4，我可能不会那么关心这个用例，因为AXI4外围设备需要使用WSTRB信号。但是，AXI参考指南UG761声明"AXI4L从接口可以选择忽略WS
浏览 2提问于2015-05-21得票数 1
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我想知道在AXI4Lite总线上进行简单访问的最小时钟周期是多少。
我想是4，但我不确定。
浏览 4提问于2017-05-03得票数 2
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"simple-bus"; #dma-cells = <0x1>; clocks = <0x1 0xf
浏览 2提问于2018-01-31得票数 2
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我正在尝试使用Xilinx中的IP打包工具来创建一个带有AXI-Lite接口的协处理器，并将其用于我的数字系统工程类的Zynq SoC设计中。我遵循教官的指示从GCD计算器中创建IP，我们松散地遵循了教程4A从PDF定位的创建AXI接口( I/O声明显然被修改以容纳GCD计算器)。我有一个名为“data”的数据总线，它运行于AXI IP和GCD，用于向计算器发送值。下面是包含错误源的部分代码：
// Instantiation of Axi Buss Interface S0
浏览 1提问于2016-04-18得票数 2
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考虑一个简单的系统，PS (处理器系统)启用了AXI3主控，连接到AXI4互连，连接到可以访问BRAM内存的BRAM控制器。 ? 轴向窄爆发是什么意思？我如何定义或考虑什么是窄脉冲？
浏览 28提问于2018-12-26得票数 5
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我需要与基于AXI突发接口的FPGA设备通信.有什么方法可以在不涉及DMA的情况下通过Linux访问这样的设备？突发是AXI标准的固有属性，通常在传输大量数据时会自动触发。更大的问题是FPGA的设计使其只对AXI总线上的突发类型请求作出响应。因此，当应用程序尝试顺序复制时，这会在Linux上引起严重的问题。P.S.我已经试过memcpy了但不起作用。
浏览 0提问于2014-01-22得票数 2
使用linux find命令，如何匹配路径中包含字符串'/ip/axi_pcie_0/‘的任何子目录？ 示例查找输出： ./rtl/vlog/vivado.2020.a02/vivado.2020.a02.srcs/sources_1/ip/axi_pcie_0/axi_pcie_0
./rtl/vlog/vivado.2020.a03/vivado.2020.sr
浏览 26提问于2020-11-21得票数 0
我正在寻找一种方法，将一些数据从我用C编写的软件应用程序发送到Zynq的AXI-Stream接口。就像这样send_data(data);
我在Arm部分运行Linux，现在我想把它连接到可编程逻辑部分。
浏览 2提问于2015-06-02得票数 7
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