我使用的是linux kernel 3.10，它有一个函数of_clk_init，如下所示 matches = __clk_of_table;
const structof_device_id *match = of_match_node(matches, np);
浏览 1提问于2015-01-21得票数 1
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我正在研究与devfreq电源管理一起使用的exynos4_bus.c驱动程序，以尝试为Zynq SoC上的外围设备开发类似的驱动程序。__raw_writel(tmp, EXYNOS4_CLKDIV_DMC0);在我看来，raw_writel正在向Exynos时钟寄存器写入它应该运行的频率。我现在正在查看arch\arm\mach-zynq\include\mach\zynq_soc.h，试图为Zynq设置找到一些等效的东西，但是有相当多的时钟正在定义中，所以我不确定应该设置哪个时钟。
浏览 5提问于2013-03-24得票数 0
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if reset = '1' then elsif clk = '1' and clk'EVENT then<= tick;修改代码的综合逻辑块是一个以half_clk为输出、反相half_clk为输入的单个异步复位DFF，即half_clk的值在时钟的每一个上升沿都会
浏览 1提问于2011-06-07得票数 1
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dividerbegin Count200Hz <= X"00000"; clk200 <= not temp; else是否认为在我的设计中使用了三种不同的时钟，因此为什么会抛出错误？
问题是，
浏览 1提问于2014-01-04得票数 0
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我正在尝试将输入时钟除以2；输出时钟应该是输入时钟频率的一半。module clk_div(in_clk, out_clk, rst); input rst; reg out_clkTest (UUT) .clk_in(clk_in),
.rese
浏览 2提问于2014-06-09得票数 0
平台规范是:NVIDIA Jetson™™、ubuntu16.04、Linux4.9.18。
有人能给出一些关于获取ARM处理器当前CPU频率的提示吗？
浏览 0提问于2020-05-28得票数 15
时钟分频器从50 code (verilog代码)。我试图在fpga上烧录这个，但它不能正常工作。我使用的是mentor graphics的模型模拟。请帮我找出我的错误。module clk_div(rst,parameter count_max=25000000;
reg [count_width-1:0] count;co
浏览 2提问于2014-02-20得票数 0
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我有两个时钟，快时钟和慢时钟。我正在尝试通过慢时钟的上升沿触发一个时钟脉冲，持续时间为1个快时钟周期。我已经成功地创建了类似于所示的，但这是使用任意计数器，我需要保证它将发生在缓慢时钟的上升沿。module clock_check; reg clk18M = 1'b0; always #1 clk18M <= ~clk18M; wire clk6M;
浏览 6提问于2021-10-09得票数 1
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在System中，我们可以初始化时钟，并通过下面的代码对时钟进行勾选：initial beginend
clk <= ~clk;但是如果我想用某个相位来让时钟滴答作响呢？例如，我们有两个时钟，具有不同的半周期，我希望第一个时钟从零开始滴答，第二个时钟从$urandom_ran
浏览 1提问于2019-07-25得票数 1
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我正在阅读以下关于Linux内核中的新时钟框架的文章。
我不清楚的是，新API的clk_prepare/unprepare，的使用是对clk_enable/disable API的补充。另外，虽然API的clk_enable/disable可以从原子上下文中调用，但这并不适用于clk_prepare/unprepare (可以休眠)。为什么会有这种功能和行为的分离？
浏览 0提问于2013-06-23得票数 5
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我正在尝试生成一个时钟，它是系统时钟的3/16。因此，我决定从系统clk生成一个3x时钟，然后从这个系统生成(1/16)x时钟。现在，我被困在只产生3x时钟。我是这样做的，通过计算系统时钟的时间周期，然后每隔1/6周期切换3x时钟。但我的模拟永远停留在这一点上。我没有在任何地方使用forever块，我已经检查过了。因此，没有时间结构。module eec_clk_gen (
input logic
浏览 0提问于2018-09-27得票数 0
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我创建了一个时钟分配器，其工作原理如下：否则，在经过指定数目的输入时钟周期后，翻转输出时钟信号。(我知道输出时钟会被延迟，因为它通过门，但我不认为这是一个问题，只要下游逻辑不试图同时使用这两个时钟。)out STD_LOGIC); signal clk_
浏览 0提问于2019-10-07得票数 6
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我正在尝试实现一个控制器，该控制器具有发送与输入时钟相同的时钟信号的功能。但是，如果需要，控制器也可以停止输出信号。我正在Xilinx ISE上实现它。我的想法是:在输入时钟的负沿，输出时钟信号设置为0。在输入时钟的后边缘，如果我想发送时钟，我会将输出时钟设置为1，但如果我想停止输出时钟，我会将输出时钟设置为0，这样其他设备(都是后边缘触发的)就不会检测到后边缘。这是我的设计： module controller(
input
浏览 34提问于2020-08-06得票数 2
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我正在尝试在下面的VHDL代码中实现时钟同步和时钟分频。时钟(clk_rx和clk_tx)应在总线上'RX‘信号的上升沿和下降沿同步。(Verilog也可以工作)PROCESS (CLK_I, RX) IF (RX'EVENT) THEN ELSIF (CLK
浏览 3提问于2013-07-14得票数 0
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我想在来自不同时钟域的公共存储器上写入数据，我该怎么做呢？我有一个公共存储器块，该存储器块工作在频率为clk的时钟上。现在我想在内存中写入来自不同时钟域的数据，如clk1、clk2、clk3、clk4等，该怎么做呢？我正在考虑为每个时钟域使用先进先出，即第一个先进先出具有输入时钟clk1并在clk(与存储器相同)输出，2md先进先出将具有输入时钟clk</
浏览 5提问于2019-04-24得票数 0
我知道rising_edge( clk )以及何时clk‘’event和clk ='1‘。我猜他们发现了边缘。但让我说，我想阅读输入时，clk是高的，在中途。
浏览 0提问于2014-03-10得票数 0
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下面给出了usb节点的示例：
在上面的图片中，我想知道你是如何在硬件上找到CLK_BUS_OHCI2或RST_BUS_EHCI2的。如果你转到包含文件，你会得到一个值(CLK_BUS_OHCI2 = 39)，但我不确定这与实际的硬件有什么关系。比如哪个寄存器或者哪个管脚等等。
浏览 5提问于2018-11-27得票数 1
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在我的测试平台中，我使用这个部分来提供输入--我可以使用@( .How )--而不是代码中的#10 clk=1'b0; Pw=0; endend
这是交通控制测试平台，我试过在任何地方使用@(高级clk
浏览 2提问于2014-07-10得票数 1
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以下两个代码都会生成一个时钟。我想知道除了时钟生成之外，是否还有其他永久循环的用途？我只在时钟生成中永远遇到过。如果它只是为了这个目的，它不是无用的吗？initial beginforever beginendclk = 0 ;#5 clk = ~clk;end
浏览 0提问于2013-04-11得票数 8
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在阅读linux 驱动程序-api/clk.html文档时，我发现struct clk_core有指向我不明白，为什么需要树拓扑？
浏览 0提问于2020-03-06得票数 0
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