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QuartusII
14.1.0 Debian崩溃
、
、
、
version: 7 Address bits: 64Build: 186我还使用了
QuartusII
浏览 1
提问于2015-02-16
得票数 2
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1
回答
自动测试与Altera Quartus一起运行
、
、
、
我有一个
QuartusII
的设计,和一个持续的集成服务器和一些备用容量。 现在,我想为我的FPGA设计构建一个测试套件,其中输入信号由专用组件生成,输出信号根据预期行为进行检查。
浏览 4
提问于2013-12-13
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1
回答
向量作为#()中的参数
、
我尝试了.name[2:0]({0,1}),
QuartusII
返回了错误: 有没有一种不用划分向量或使用parameter name= {value1, value2
浏览 5
提问于2015-08-20
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1
回答
对于50x50像素的rgb图像,verilog $readmemh花费的时间太多了。
、
、
、
我正在为FPGA编程
编译
verilog代码,在这里我将实现一个VGA应用程序。我用
QuartusII
和Altera。我试图正确地使用readmemh来获取一个像素的图片。目前,我没有收到任何语法错误,但是我不得不定义三个寄存器,每个寄存器具有50x50 = 2500位,
编译
速度非常慢,而且我得到了“不满足定时要求”的警告。
浏览 1
提问于2015-05-23
得票数 4
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1
回答
8位宽,2到1复用器verilog模块
、
我很难理解这个问题。我应该用Verilog为一个8位宽的2到1复用器创建一个模块. module example(M, X, Y, S) input SW[17]; output [7:0] LEDG; wire [7:
浏览 0
提问于2015-01-21
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1
回答
QuartusII
合成:枚举类型到状态信号(编码)
、
、
、
、
我正在设计一个SystemVerilog中的有限状态机,通过
QuartusII
(14.1)工具进行综合,放在Altera FPGA上。我已经尝试将设置(设置->
编译
器设置->高级设置(合成...)
浏览 5
提问于2015-03-28
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1
回答
verilog线性反馈移位寄存器随机
、
、
、
b110 : out =8'b00111110 ;end endmodule 我使用
QuartusII
浏览 1
提问于2015-12-01
得票数 0
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1
回答
错误10430:夸勒斯生成另一个VHDL-文件.!
、
、
当我用Quartus
编译
我的项目(15.0Webedu)时,我会收到以下错误消息: 在我的项目文件中
编译
后,Quartus在db文件夹中生成另一个名为"nios.vhd“的文件。这个文件与我的文件"NIOS.vhd“不一样,因此我得到了这个错误消息。
浏览 0
提问于2015-10-07
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2
回答
如何为基于IDE的项目设置git存储库?
、
、
、
、
我主要从事嵌入式应用程序(FPGA和微控制器)的工作,而且我对git和版本控制一般都很陌生。我来了解它的力量,并想建立我的一些项目,供同事和朋友与我合作。这些项目通常是在集成开发环境(IDE)中开发的,例如MPLAB、Composer、Libero或Quartus,它们生成二进制文件、提供背景窃听和其他特性。我在一个存储库中设置这个项目时遇到了一些困难,在那里其他人可以克隆它并开始工作。我发现大多数推荐的.gitignore设置都忽略了主项目文件以及所有额外的二进制文件和二进制产品,比如.tcl脚本和文本报告。通过忽略这些,我发现我正在删除协作者使用相同配置设置开发环境所需的所有信息。但是,如
浏览 1
提问于2014-04-09
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1
回答
如何使用VHDL中的体系结构中的实体
、
、
、
; end process; end EdgeDetector; 但我不明白“未申报”意味着什么?
浏览 2
提问于2016-11-09
得票数 1
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1
回答
STDOUT:使用QIODevice读取时bash中的顺序与顺序不同
、
、
、
我正在生成一个Altera
QuartusII
进程,它使用其内置的tcl解释器执行一个Tcl脚本,然后退出。
浏览 4
提问于2014-04-09
得票数 2
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3
回答
推断内存在ModelSim Altera版本中不初始化
、
、
我还读到了相关的文件路径可能是一个问题,但是我检查了我的模拟目录,看起来当我试图模拟时,
QuartusII
将初始化文件复制到那个目录中。0)))) <= MW; end if;end architecture rtl; --CPU 在
编译
浏览 9
提问于2014-04-21
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1
回答
VHDL比较器性能
、
、
使用:
QuartusII
,ModelSim,模拟气旋ii。
浏览 3
提问于2013-06-04
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2
回答
在Quartus中使用非零索引内存(Verilog)
、
、
、
、
(注:我正在合成一个DE2-115Altera板,
QuartusII
12.1,SystermVerilog代码) 因此,为了使内存映射VRAM (双端口的内存模块,允许VGA输出,而中央处理器写入颜色
浏览 0
提问于2014-07-29
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1
回答
VHDL :如何使用通用端口中的2d数组作为常量?
、
、
、
、
我使用的是
QuartusII
(版本13.0或17.0),我试图在实体的通用端口中使用带有特定类型的2d数组,这样我就可以用2d数组列之一实例化内存块。out_data <= ROMbloc(rdAdd); end process;end arch;“开始
编译
”时截图Quartus错误(Quartus 17.0) 注意:我没有使用现有的标准固定包,这是我
浏览 1
提问于2022-03-10
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3
回答
编译
编译
器
可能重复:
编译
器本身是用高级语言编写的。那么计算机如何理解
编译
器呢?它们将HLLs转换成机器级代码,但是计算机如何理解它们呢?
浏览 5
提问于2013-02-01
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5
回答
编译
编译
器
编译
代码的性能
、
、
、
如果我想从MySQLdb中获得更好的性能,比方说,我可以自己
编译
它,并且我会获得更好的性能,因为它不是在i386、i486或其他任何东西上
编译
的,只是在我的CPU上
编译
。此外,我可以选择
编译
选项等等..。现在,我想知道这是否也适用于非常规软件,如
编译
器.下面是第一部分: 会
编译
像GCC这样的
编译
器吗?第二部分:,我自己
编译
的
编译
器
编译
的代码会表现得更好吗?(是的,我知道,我可以
编译
我的
编译<
浏览 10
提问于2012-01-23
得票数 13
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3
回答
编译
器如何
编译
编译
器?
、
、
我想知道
编译
器是如何
编译
的? 在看了维基上的一些文章后,被认为是最底层的语言,但必须有一个
编译
器来
编译
这个机器代码。这个
编译
器是用什么语言写的?
浏览 4
提问于2013-07-12
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1
回答
如何打开具有sudo权限的GUI,而不会在sudo中和从.desktop文件中更改主题
、
、
、
13.1 (64-bit) Web EditionIcon=/home/muyustan/altera/13.1/quartus/adm/
quartusii
.png
浏览 0
提问于2020-04-15
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1
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在
编译
时执行
编译
时
编译
的regex
、
、
当我试图
编译
以下代码时,会得到一个
编译
错误:enum truth = "baba".matchFirst(ctRegex!`[ab]+$`) ?
浏览 2
提问于2015-06-20
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