我不知道iCE40设备的SB_RAM2048x2内存使用情况。我发现内存初始化文件iceimage.hex mecrisp-ice 0.8正在加载到ram.v中，.and ram.v正在其他verilog文件中使用。我想使用bram而不是这个ram.v，这样我就可以在zynq fpga(zybo板卡)中使用bram了.I有一点疑问，是否可以在zynq fpga(zybo)中直接使用SB_RAM2048x2 (在RAM.V
浏览 25提问于2019-10-19得票数 0
给出了在Xilinx FPGA上工作的奇妙的J1 Forth CPU ()。我正试着把它移植到Altera Cyclone II FPGA上。真正的问题是，J1 Forth会在运行时修改自己的代码吗？
浏览 0提问于2013-10-15得票数 2
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我对FPGA和Verilog真的很陌生。我一直在工作的Tri-SPI PHY控制Noritake Itron VFD显示器。我想要实现的功能之一是FPGA本身的帧缓冲内存。但是Verilog BRAM原语是4kbit的，我需要3003字节的缓冲区。 问题是我如何级联BRAM？在数据表(请参阅iCE40 LP/HX系列数据表，第2-6页)中提到了使用多个BRAM。有没有办法可以使用多个SB_RAM40_4K实例？后者被视为一个大的内存数组。
浏览 42提问于2021-11-16得票数 0
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在Verilog中，我无法初始化推断出的ram的内容。内存的代码如下所示： input clock, // System clock);
// Initialize RAM</
浏览 4提问于2016-04-13得票数 9
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对于常规RAM，我看到人们在Verilog中这样做，但是我被告知中的initial是不可综合的，我想知道工具之间是否有区别。或者，这只是用于内存初始化。initial beginend
这是专门针对ASIC而不是FPGA或Xilinx。
浏览 1提问于2018-02-14得票数 0
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如今，用VHDL或Verilog进行硬件设计更像是编程。然而，我看到大家对VHDL/Verilog编程的讨论并不是那么积极。有没有用Verilog/VHDL/SystemVerilog或SystemC进行硬件设计的论坛？
浏览 1提问于2010-07-01得票数 26
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Verilog访问存储器地址
、、、、
我正在做一个关于Nexys 3 FPGA的项目，它是用Xilinx上的Verilog编写的，需要一些文件输入和输出(最好是输入和输出到刚刚对FPGA进行编程的计算机)。使用程序Adept，您可以写入其中一个FPGA存储器的某个特定地址。您还可以从相同内存空间中的特定地址进行读取。
这可能是我的问题的完美解决方案--但是如何使用Verilog访问这些内存呢？
浏览 1提问于2013-05-01得票数 0
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我想开始FPGA编程。我一点也不知道FPGA是如何工作的。我想要一个开发板，不太贵，但它应该至少有40个I/O引脚。任何300美元的都可以。
我决定用Verilog编程。我猜想芯片有某种形式的EEPROM来保存我的程序，但据我所读，它显然是存储在RAM中。我希望我的程序保持在芯片上(或以某种方式加载)，每当它启动时。我能买一个单独的FPGA芯片(不是一个完整的开发板)来生产吗？如果是的话，我怎样才能把我的程序上传到单独的芯片上？它是否以某种方式与开发板连接？
浏览 7提问于2010-08-06得票数 8
我在理解Yosys中的这个错误时遇到了困难。 我复制了下面的相关代码(我想)。 reg signed [15:0] wb1 [0:131071]; currentAttrWB <= wb1[attrWBoffset +: 4094]; 错误(在最后一行)："currentAttrWB确实映射到未扩展的内存！“ 我正在尝试做的是在131072个16位字的长数组中选择4095个16位字的子范围，使用索引部分select (+:)。此范围将使用attr
浏览 16提问于2020-06-24得票数 1
255];
begin end
mem[in_wr_adh] <= in_dth;
// Asynchronous Read from RAM
浏览 2提问于2015-02-25得票数 0
有人能解释一下从rocket核心的fsim目录(Top.DefaultFPGAConfig.v，使用提供的默认conf文件)生成的verilog代码和Zedboard文件夹(Top.DefaultFPGAConfig.v)中的verilog代码之间的区别吗？我正在尝试在virtex 7 FPGA上合成它，而不是基于Zynq的板，但只是希望能帮助我理解这两个源之间的不同之处。另外，有没有人合成了fsim verilog代码，并在FPGA (不基于Zynq)上的测试平台上运行它？
浏览 3提问于2014-10-20得票数 1
Chisel支持(很好)哪些FPGA供应商的主板？市场上的大多数FPGA都是通用的吗？或者我们在购买时需要注意一些细节？如果是这样，我们应该注意什么？
浏览 129提问于2020-08-18得票数 1
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我必须获取已经在fpga中生成的内部时钟，并将其赋给输出变量。ı如何通过verilog代码获取内部时钟？有人告诉我，fpga板卡内部产生100 me。如何才能将时钟信号发送到我verilog代码？
浏览 1提问于2013-05-27得票数 1
假设在这个模块中，数组必须包含以下值，以便我可以继续其余的工作，那么如何在初始阶段初始化数组。 module mem();
reg [9:0] valueI[0:2];
valueI[0]=10'b1111111111; valueI[2]=10'b1111100000;
endmodule 如果不能合成初始块，那么如何在不重置的情况下初始化寄存器，请解释一下
浏览 10提问于2020-05-01得票数 0
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有公开可用的FPGA模型吗？性能模型或功能模型或类似的东西。基本上，我正在寻找一些我可以使用的东西(如在中，更改其参数，如其中的逻辑块的数量或内存的大小等)。查看生成的FPGA将如何运行(例如，给定的HDL设计是否适合具有新参数的FPGA，或者新参数对FPGA的使用有什么影响)。
浏览 31提问于2019-04-16得票数 0
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配置火箭芯片
、、
因此，我对以下的图片有三个问题：
我成功地为tinyConfig生成了整个verilog，但是是否可能只生成火箭芯片、HostIO/AXI转换器和MemIO/AXIHP转换器？我在哪里可以改变火箭链中使用的RAM由一个特定的FPGA供应商的RAM？
浏览 2提问于2018-03-19得票数 2
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我需要开发可综合的自定义verilog代码，以从低频时钟产生一个更高频率的时钟，即从50 MHz时钟，我需要生成100 MHZ时钟。请帮助如何做同样的事。
浏览 10提问于2014-02-14得票数 0
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我正在从Chisel 3源代码生成Verilog，并使用UCF文件将Verilog的顶级模块端口映射到FPGA引脚。问题是，我不能(AFAIK)然后将Verilog输入端口和输出端口映射到同一个FPGA引脚(如果我直接编写Verilog，这将是一个单一的inout信号，所以这不是一个问题)，我不知道如何强制Chisel3从两个输入/输出Chisel端口产生一个单一的Verilog inout端口。
浏览 3提问于2016-12-05得票数 4
2回答
如果我有matlab .coe文件(视频帧)，我是否使用单端口ram (核心内存生成器中哪种类型的ram)来流式传输小视频？我如何修改下面的阅读器？
浏览 2提问于2011-07-14得票数 6
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