RTL顶层自动连线听说过吗？想学吗？我们今天就来介绍自动连线的神器——emacs verilog-mode。
（3）open Elaborated Design or Open Synthesized Design or Open
a. 数字的进制：熟悉二进制、八进制、十进制、十六进制换算，BCD，格雷码转换 b. 逻辑运算：与，或，非。 c 组合逻辑电路：3-8译码器，编码器，比较器，加法器，理解竞争与冒险 d. 时序逻辑电路：RS触发器，D触发器，计数器 e. 存储器：ROM，RAM
数字系统设计中有三个重要的设计级别概念：行为级（Behavior Level）、寄存器传输级（Register Transfer Level）和门级（Gate level）。其中，
上一章给出了组合电路的仿真实现，这一章开始思考时序电路的仿真实现。但时序电路远比组合电路复杂的多，我们先从组成电路的每个元件说起。在程序实现层次，我们可以考虑给每个基础元件一个自定义描述方式，称为原语。
）中就曾提到，隔行如隔山，做芯片的人永远无法理解只做FPGA样机的人在某些情况下不做仿真就直接上板的做法，非芯片设计出身只做FPGA样机的人也不知道这个世界上还存在更为高效的Verilog或VHDL语言的仿真工具和仿真方法，也不理解为了把一个芯片做到极致，必须严格要求代码规范的做法。为了能够使用上一篇文章中高效的Verdi或者SimVision仿真调试工具，脱离Vivado等仿真工具单独搭建仿真环境的就成为比较急迫的需求了。
大侠好，欢迎来到FPGA技术江湖。本次带来FPGA系统性学习系列，今天开始正式更新，之前更新过类似的郝旭帅FPGA零基础学习系列，由于时间久远，之前的系列所用开发操作软件、硬件设备及所涉及知识维度都有待更新及完善。
接触Synopsys 家的VCS工具有一段时间了，在此简单分享下个人的学习笔记。供刚接触到数字前端设计的同学提供一些参考资料。在学校我们经常使用的verilog仿真软件都是quartus和modelsim，但是看一下一些公司的招聘要求，公司里使用的基本都是VCS。所以学习一下对找工作还是有帮助的。
step1. 用vhdlcom将所有的VHDL RTL代码编译成库 1.1 将所有的vhdl文件放到vhdl.f文件中，如： vhdl.f ——— my_design.vhd my_lib.vhd tb_my_design.vhd 1.2 编译成库 vhdlcom -f vhdl.f 编译完成后，在运行路径下可看到自动生成的一个库文件夹work.lib++ 注意： a) 一般情况下vhdlcom命令不需要加其他参数。若出现vhdl版本问题，可考虑 增加-vhdl08等参数：vhdlcom -vhdl08 -f verilog.f b) 编译后的log为vhdlcomLog/compiler.log c) -lib 参数可指定一个库名。不指定，则默认库命为work。所有的生成的库 的库名都是自由附加了”.lib++”后缀。对于混合仿真vhdl和verilog的库名要保持一致， 否则可能出现其中一个库无法识别的问题（verdi版本为2015，可能后续版本解决了该问 题）。例：vhdlcom -lib mylib -f vhdl.f，生成mylib.lib++库
在学习Python时，作者有一句话对我影响很大。作者希望我们在学习编写程序的时候注意一些业内约定的规范。在内行人眼中，你的编写格式，就已经暴露了你的程度。学习verilog也是一样的道理，一段好的verilog代码，在完成设计要求的前提下，还需要条理清晰，有对应的注解，对非作者而言应该是友好的。因为对数字IC设计也处于初级阶段，前期所写的基本是在搜集资料的基础上，添加一部分个人的理解，希望通过自己的不断学习，沉淀出自己独到的见解。
以上摘录自【The Pragmatic Programmer: From Journeyman to Master】，中文译名“程序员修炼之道——从小工到专家”。 值得借鉴。
IC小白有感于第一次参与的流片工程，总结了一下参与过程中的Makefile配置，以及一些环境配置，希望能够帮助到大家；
在工作中经常需要对网表进行分析、统计、修改，而现有的EDA工具却往往不够灵活。其实我们自己也可以用python来实现这个功能。今天我们来实现第一步，先做一个Verilog网表Parser。
SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Accellera开发，它主要定位在芯片的实现和验证流程上，并为系统级的设计流程提供了强大的连接能力。下面我们从几个方面对SystemVerilog所作的增强进行简要的介绍，期望能够通过这个介绍使大家对SystemVerilog有一个概括性的了解。
synthesis = translation + logic optimization + gate mapping .
大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。
Verilator是一个 Verilog 仿真器和 C++ 编译器，它还支持 linting：静态分析设计问题（代码校验工具）。Verilator 不仅可以发现综合工具可能忽略的问题，而且运行速度也很快。Verilator 也非常适合使用 SDL(https://projectf.io/posts/verilog-sim-verilator-sdl/) 进行图形仿真。
复杂一点的系统在进行设计或者验证时，都会用到一些编译器指令，那么什么是编译器指令？
verilog仿真时，输出多位位宽的数据，通过不同时刻的高电平数据来构成字的形状。
Problem 15 : Vector concatenation operator
直接数字频率合成技术(Direct Digital Synthesis，DDS)是一种从相位概念出发直接合成所需要的波形的新的全数字频率合成技术，该技术具有频率分辨率高、频率变化速度快、相位可连续性变化等特点，在数字通信系统中被广泛采用，是信号生成的最佳选择。
Emacs，作为一款历史悠久且高度可定制的文本编辑器，深受程序员喜爱。对于硬件描述语言Verilog的开发者而言，Emacs的Verilog模式（Verilog mode）提供了丰富的语法高亮、代码补全、自动缩进等特性，极大地提升了编写和阅读Verilog代码的体验。本指南旨在深入浅出地介绍Emacs Verilog mode的基本使用方法、常见问题及解决方案，并通过实用示例帮助初学者快速上手。
本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。
今天给大侠带来基于FPGA的电子计算器设计，由于篇幅较长，分三篇。今天带来第一篇，上篇，话不多说，上货。
在hdl文件夹下是对应所有的设计代码，本文中选用opencores网站中十百千自适应的MAC控制器作为设计代码。
Vivado安装iverilog安装gtkwave 安装安装iverilog_gtkwave实例使用清华镜像站安装 gtkwave安装iverilog仿真实战MCU JTAG安装RISC-V工具链安装
Verilog标准化为IEEE 1364标准，用于描述数字电子电路。Verilog HDL主要用于RTL抽象级别的设计和验证。Verilog由Prabhu Goel和Phil Moorby于1984年在Gateway design automations创建。Verilog IEEE标准包括Verilog-95（IEEE 1364-1995）、Verilog-2001（IEEE 1364-2001）和Verilog-2005（IEEE 1364-2005）。Verilog是区分大小写的，在进一步讨论RTL设计和合成之前，必须对Verilog代码结构有基本的了解（图1.3）
在 FPGA 实现 FIR 滤波器时，最常用的是直接型结构，简单方便，在实现直接型结构时，可以选择串行结构/并行结构/分布式结构。
之前我分享过一个代码自动格式化插件: AStyle，用过Keil的朋友应该都会安装这个插件吧！它没有图形化界面，只能作为插件在IDE中使用，还需要配置使用参数等，支持的编程语言也比较有限。
深度神经网络 (DNN) 是一种人工神经网络(ANN)，在输入层和输出层之间具有多层。有不同类型的神经网络，但它们基本由相同的组件组成：神经元、突触、权重、偏差和函数。这些组件的功能类似于人类大脑，可以像任何其他 ML 算法一样进行训练。
将clk==1&rst==1&cnt_flag==1时对应的pwm_cnt数据写到fsdb.txt文件中；
【注】本文为系列教程，使用同一个仿真代码，关注公众号“数字积木”，对话框回复“ modelsim_prj ”,即可获得。这是系列第二篇。
CIRCT项目尝试基于LLVM和MLIR构建一套模块化、语义清晰一致、可重用的硬件设计基础设施。LLHD是其中一种用于硬件电路的中间表示（IR）。本文记录尝试用LLHD进行硬件电路仿真的过程。
安利一个vscode的插件，这也是我朋友安利给我的。它叫TerosHDL，这个插件的很多功能其实在许多地方都已经实现了，但是感觉它做了一下集成，对于写Verilog设计，特别是写Hardware design spec我觉得挺不错的。
FPGA是一种新型的嵌入式硬件，使用可编程电路，其电路由程序设计语言编程即时修改并应用。一般的嵌入式电路设计是首先设计好电路，然后生产出电路，而FPGA只需要通过编程即可修改FPGA硬件内部的电路。
EDA是个很大的话题，本系列只针对其中一小部分，数字电路的仿真，叙述一点概念性的东西，并不会过于深入，这方面的内容实则是无底洞。本系列并不是真的要做EDA，按照SICP里的相关内容，采用Lisp的方言Scheme。再者，Lisp并不是只有函数式一种编程范式，真正做EDA，仿真的核心部分为了运行效率可以采用C/C++编写，编程的思路也可以借鉴。
Emacs也有类似yum、pip、npm这种可以在线安装的包管理器，也可以叫插件管理器。
本系列为FPGA系统性学习学员学习笔记整理分享，如有学习或者购买开发板意向，可加交流群联系群主。
如果你搜索Verilog和VHDL的区别，你会看到很多讨论这场HDL语言战争的区别页面，但大多数都很简短，没有很好地举例说明，不方便初学者或学生理解。
在描述组合逻辑的RTL时，必须遵循编码和设计指南。设计和编码指南将提高设计性能、可读性和可重用性。本文讨论组合逻辑设计的规范和编码准则。
通过前段时间的面试，我发现很多入门或者工作1~2年的人，对于module的理解还停留在一种语法的关键字，类似c中的main，我相信应该还有很多人的想法都是这样。经过这几天的思考，我发现造成目前这种情况并不是个人能力导致的，而是国内的环境导致的。
如果你只是想检查Verilog文件的语法是否有错误，然后进行一些基本的时序仿真，那么Icarus Verilog 就是一个不错的选择。相比于各大FPGA厂商的IDE几个G的大小，Icarus Verilog 显得极其小巧，最新版安装包大小仅有17MB，支持全平台：Windows+Linux+MacOS，并且源代码开源。本文将介绍如何使用Icarus Verilog来进行verilog文件的编译和仿真。
我们再从对可综合代码的支持角度看看SystemVerilog相比于Verilog的优势。针对硬件设计，SystemVerilog引入了三种进程always_ff，always_comb和always_latch。always_ff用于描述时序逻辑，对应FPGA中的触发器，其内部应使用非阻塞（<=）赋值方式，因为它模拟的正是触发器传输数据的方式。always_comb用于描述纯组合逻辑，其内部使用阻塞赋值方式，采用了隐式的全变量敏感列表。always_latch用于描述锁存器。FPGA设计中一般不建议使用锁存器。这样，三种进程对应三种场景，无论是设计者还是工具本身对电路意图都非常清晰。在Verilog中，只有always，换言之，这三种进程都能通过always实现。例如：
FPGA设计是无情的，所以我们需要利用能获得的任何软件进行检查。Verilator是一个 Verilog 仿真器，还支持 linting：静态分析设计中的问题。Verilator 不仅可以发现综合工具可能忽略的问题，而且运行速度也很快。Verilator 也非常适合使用 SDL 进行图形仿真。
大二的时候，接触硬件描述语言。Vivado自带的编辑器实在很难用，为了有更加舒适的体验，我寻找着取而代之的方法。 网络上的答案大同小异，基本上都是用的Sublime Text.（我的学长们也都是） 平时写工程的过程中，我习惯使用VsCode,尤其是在微软收购GitHub之后，虽然越来越卡了。但是我还是尽可能的选择了Code,现在用了一年多了，感觉还是很不错的，接下来分享一下如何配置使用，让您的生活更美好。
本文是系列文章的第一篇，讨论下前十道习题和解答，HDLBits 共有约 180 题。Step one - HDLBits
在前面的练习中，我们使用简单的逻辑门和多个逻辑门的组合。这些电路是组合电路的例子。组合意味着电路的输出只是其输入的函数（在数学意义上）。这意味着对于任何给定的输入值，只有一个可能的输出值。因此，描述组合函数行为的一种方法是显式地列出输入的每个可能值的输出应该是什么。这是一张真值表。
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