vhdl语言中的无限循环
在 VHDL 语言中，无限循环是一种用于创建无限执行某个过程或语句块的结构。它可以通过以下语法实现：
loop
-- 执行的语句
end loop;无限循环在硬件描述语言 VHDL 中具有广泛的应用，特别是在设计数字电路时。它允许将某个过程或语句块重复执行，直到满足某个终止条件为止。无限循环通常用于以下场景：
- 时序逻辑的设计：在时序逻辑中，无限循环可以用于表示一个组合逻辑电路的状态保持。例如，在设计一个计数器时，可以使用无限循环来实现不断自增的功能。
- 状态机的设计：无限循环可以用于创建状态机的主要控制循环。在状态机中，通过无限循环不断检测当前状态并执行相应的动作，从而实现状态的转移和功能的实现。
- 仿真和测试：在进行硬件设计仿真和测试时，无限循环可以用于模拟待测电路的输入和输出。通过在无限循环中生成和检测信号，可以验证设计是否按预期工作。
需要注意的是，无限循环可能导致设计无法终止或产生无法预测的结果，因此在使用时需要谨慎。在实际的硬件设计中，通常会结合其他控制结构和条件语句来控制无限循环的执行和终止条件，以确保设计的正确性和稳定性。
对于在腾讯云上进行云计算相关的开发和部署，推荐使用腾讯云的计算服务产品。例如：
- 云服务器（CVM）：提供灵活的虚拟服务器实例，可用于承载各种应用和服务。了解更多信息，请访问：腾讯云服务器
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相关·内容
我正在尝试用VHDL-AMS为下面的for-loop用C语言写一个代码。
for (i=0; i<m; i*=k)
在上面的例子中，我在特定的步骤‘i=i*k’中递增。我无法在VHDL-AMS中找到这个问题的解决方案。
浏览 2提问于2016-05-09得票数 0
我很少使用Verilog中的任何循环用于合成目的，除了在初始化内存时使用" for“循环。 在VHDL中，建议在合成时应限制wait语句的使用。那么，在什么条件下可以合成wait语句的用法呢？其他循环语句怎么样，比如无限循环(loop_labelLOOP ...END循环)、while循环和for循环？
浏览 104提问于2020-06-26得票数 0
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我正在尝试用VHDL处理逻辑单元分解。我是VHDL的初学者。所以我开始在MATLAB中实现LU分解算法。
a = [1 2 2;3 4 4;5 6 6];
x=a;
n=size(x,1);
l=zeros(n,n);
u=zeros(n,n);
for k=1:n
if (a(k,k)~=0)
u(k,k)=x(k,k);
l(k,k)=1;
for i=k+1:n
l(i,k)=x(i,k)/x(k,k);
u(k
浏览 0提问于2016-03-08得票数 0
2回答
VHDL图灵完成了吗？
、、、
VHDL图灵完成了吗？我的理解是，VHDL创建了一个寄存器机器，而没有任意RAM的寄存器机器并不是图灵完整的。
这个准确吗？对于无法在寄存器机器中解决的问题，是否有一种标准的方法--使用VHDL之外的RAM，并通过VHDL进行管理？
浏览 0提问于2014-10-30得票数 6
我是vhdl的新手，我必须把两个无符号向量相乘，就像我们在高分时所做的那样。
所以我写了这个程序，它被编译了，但是结果并不好。
逻辑看起来没问题，但还是行不通，谁也帮不上忙。我不能得到如何在这里放置代码，所以请看附件中的图像。
Thx
浏览 2提问于2012-05-18得票数 0
我有一个vhdl实体，我在testbench中实例化了它。 我希望它在模拟开始时只打印一次报告，以显示使用了哪种通用类型。 对于可合成代码，这是可能的吗？ 谢谢, SLP
浏览 14提问于2019-05-03得票数 0
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1回答
我很难把VHDL翻译成Verilog。这是我VHDL源代码的一部分。我对I/O有一定的理解，但在翻译这个字符串时有一些问题。
ib1 <= std_logic_vector(to_unsigned(i,ib1'length));
去维里罗格？
COMPONENT GenerateModel
PORT(
ib1 : IN std_logic_vector(3 downto 0);
);
END COMPONENT;
--Inputs
signal ib1 : std_logic_vector(3 downto 0) := (others => '0
浏览 1提问于2014-12-16得票数 0
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我对vhdl和系统verilog完全陌生。我必须重新编写包含以下行的vhdl文件：
library ieee;
use ieee.std_logic_1164.all;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
我是否必须包括一些符合系统verilog标准的类似库？在系统verilog中，代码应该是什么样的呢？
浏览 4提问于2014-11-24得票数 0
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我编写了一个VHDL代码，它应该循环遍历一个文件并关闭该文件，然后在文件结束并关闭该文件后停止，但它只是一直在无限期地从该文件中读取。
FILE f : TEXT;
constant filename : string :="input.txt";
VARIABLE L : LINE;
variable al : integer ;
variable opcode_str : strin
浏览 3提问于2020-04-05得票数 0
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我试图连接VHDL模块的输出整数端口到信号。这个信号将连接其他模块。(这个模块用Verilog写)。但我遇到了这个
错误:在跨语言边界的组件实例化中不支持VHDL整数数据类型。端口"fifo4_frame_number“是连接到Verilog端口的整数VHDL信号。
我还必须说，我可以生成比特流。没有问题。
浏览 9提问于2019-09-23得票数 0
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我是VHDL的新手，我有一段代码，我就是找不出其中的错误。传达的信息是：
Error (10500): VHDL syntax error at 3badder.vhd(6) near text "3"; expecting an identifier
我的代码：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity 3badder is
port( a
浏览 1提问于2018-12-05得票数 0
1回答
要测试的设计是用VHDL编写的，它的端口使用这样的无约束记录：
type forward_stream is record
data : std_ulogic_vector;
-- further members
...
end record;
这些端口现在应该从systemverilog驱动。有没有任何方法可以使用vhdl记录类型的测试台信号？如果是这样，我如何约束systemverilog中的记录？
还是必须创建一个VHDL包来约束记录并将其作为要在testbench中使用的类型提供？
由于HDL支持在不同的工具之间有很大的不同，我特别询问questasim
浏览 0提问于2016-10-21得票数 0
在cpanel中，我正在开发一个部门的文章，在阿拉伯语和英语，所以我使用了两个tinymce编辑器，一个阿拉伯语，另一个是英语，它的工作如预期，但问题是，当我使用chrome浏览器的页面突然变得没有响应，再也没有回来，我需要重新启动它，但在IE8没有任何问题。我在chrome任务管理器中发现页面的内存使用量超过了22KB。我也在使用jquery ui。我已经尝试了以下1-使用jquery插件压缩器tiny_mce_gzip.php 2-减少tinymce ispell的插件，层，..
解决方案是什么?原因是什么？
浏览 0提问于2011-01-01得票数 2
我自己会说不止一种语言。但我想问一下，如果你有一段视频，你可能会对说印地语的人感兴趣，那么用印地语和英语发布标签会帮助他们更容易地找到视频吗？这就是我的全部要求。
我的视频是印地语。印度人用英语和印地语(拼音)搜索。但他们想要印地语的录像带。
所以写关键字英语和印地语(拼音)好吗？另外，写标题英文和印地语(拼音)也很好？
或仅用英语/印地语书写
浏览 3提问于2017-09-18得票数 0
Common的循环宏使得它在循环时拥有所有的东西和厨房的水槽而臭名昭著。尽管如此，while循环。while true的特例，即无限循环，是一个例外吗？也就是说，Common提供了无限循环的语法糖吗？
我试图在网上找到类似的东西，但都失败了。建议创建一个循环列表，然后告诉循环宏为该无限列表中的每个元素做一些事情。这显然是可行的，但它不是任何一种语法糖。作为比较，R语言允许用户将while(TRUE){...}编写为repeat{...}。这就是我所想到的那种句法糖。
注意:虽然我非常喜欢看到Lisp宏，但我并不要求任何人在通用Lisp中实现repeat。我想知道什么已经在语言中从开始。
浏览 7提问于2022-02-09得票数 3
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我正在为Modelsim上的d触发器编写VHDL代码，当我试图模拟它时，我得到了一个错误：
错误：(vsim-3601)迭代时间达到400 ps。
我不知道这意味着什么，但我仔细查看了我的大部分源代码，找出了错误，但没有成功。有人能猜到问题出在哪里吗？
浏览 22提问于2012-02-14得票数 3
1回答
我有一个布尔函数minimize，我想用VHDL创建它。我用电路创建了它，它工作得很完美，但当我用VHDL创建它时，它给出了不同的输出。有人可以检查我的布尔函数和代码并帮助调试吗？
下面是布尔函数
Q0 = A0 + A1 + (~A2 * ~A3 * ~B0 * (B1 + ~B2 * B3))
下面是我用于布尔函数的代码：
Q0 <= (A0) or (A1) or (not A2 and not A3 and not B0 and B1) or (not A2 and not A3 and not B0 and not B2 and B3);
浏览 0提问于2013-10-25得票数 1
1回答
我需要同时支持阿拉伯语和希伯来语。我已经添加了RTL支持。
我的问题是:在RTL中支持阿拉伯语和希伯来语有什么区别吗？
浏览 0提问于2018-12-17得票数 1
3回答
java无限循环什么时候停止？
、、、、
我读过关于无限循环的文章，发现在一些语言中，当堆栈溢出或达到分配的最大内存时，它会停止。其他的将永远循环，这取决于程序和语言的类型。我的问题是，java无限循环会停止吗？我只是好奇，因为java有一个垃圾回收器，当内存达到分配的最大内存和堆栈溢出的情况下，它会重用内存。
另外，这种无限循环会停止吗？
for( ; ; ){}
浏览 0提问于2013-09-18得票数 3
1回答
我还在努力做一些练习，我相信这不是第一次在堆里提这个问题。但是，我有兴趣以编写代码的方式来解释这个问题，所以我希望得到一些帮助，找出如何使我的方法工作。
基本上是猪拉丁语的。如果你在变量中加个词..。或者两个词，它应该把这些词翻译成所谓的猪拉丁语。“猪拉丁语”像“你好”这样的单词，并将其改为“ellohay”。在拉丁语中，单词必须以元音开头。所以你甚至可以有“封闭”这个词，它应该是“开放粘土”。我决定用with循环来处理这个问题。当我的rspec支票和前两张支票一起工作时.当它开始检查第三个单词(恰巧是“樱桃”)时，它似乎陷入了无限循环中。
有人在想吗？
def translate(word)
浏览 0提问于2013-09-04得票数 1
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为了在设计中用VHDL提供时序逻辑，我必须使用带有sensitivity_list的process语句。从不同的来源我知道，敏感性列表是不可综合的结构，也就是说，如果我要合成这个代码：
...
process(c)
b <= a and c;
end process;
...
我将不会有任何c信号锁定，这将只是一个通常的和-门。但是，当我合成没有敏感性列表的代码时：
...
process
b <= a and c;
end process;
...
无论我选择哪种版本的VHDL，我都会遇到同样的问题：
浏览 0提问于2019-08-13得票数 0
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2回答
我正在对现有的linux c++项目做一些修改。
在/vobs/ua/HDL/VHDL/CmdUtil/src/help.c中，我对func的定义如下：
void func(){
...
}
在/vobs/ua/HDL/Interface/cli/src/cliSystem.C文件中，我编写了以下代码：
extern void func();
...
void func1(){
...
func();
...
}
在/vobs/ua/HDL/VHDL/DsnMgr/src/shell.c文件中，我写了以下内容：
extern void func();
...
void func2(
浏览 0提问于2017-04-21得票数 0
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1回答
均匀分布的随机实数
、、、
在verilog中分布均匀的0,1范围内是否有生成随机实数的函数？我尝试了$random%2，但它只生成整数值{-1，0-1}。在VHDL中有一个函数uniform()，verilog中有类似的函数吗？
浏览 0提问于2018-07-01得票数 0
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4回答
我正试图解析以下文本
# ---------------------------------------------------------------------------- #
# Packages
# ---------------------------------------------------------------------------- #
set_global_assignment -name VHDL_FILE [file join $::quartus(qip_path) "file_1_test_1_qip.vhd"]
set_global_a
浏览 8提问于2016-08-19得票数 1
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2回答
我有一个关于VHDL代码的问题，我试图为ADC的逐次近似寄存器编写一个VHDL代码。
在下面显示的代码中，DigitalOutTemp会在整个for循环中不断更新吗？还是只在过程结束时接收到OutTemp的值？
我想我可能有逻辑错误，但我试图做的是让DigitalOutTemp通过一个数字到模拟转换器，然后进入一个比较器与模拟信号，我正在测量。然后比较器将反馈到寄存器中。3.
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY SARegister IS
PORT (
Comparator, Clock
浏览 4提问于2012-10-26得票数 0
我对vhdl和FPGA都很陌生。对于我的项目，我需要使用For循环。当我模拟我的代码时，它一直在计数，而不是停止。我希望我的代码只执行一次，我的重点是当循环到达时，它的限制代码将停止执行。这是我的密码。
process(clk)
begin
report "Hello";
for j in 0 to 3 loop
if (j<4) then
cA <= cA + 1;
report "middle";
浏览 3提问于2021-12-09得票数 0
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1回答
嗯，我正在用OCaml编写我的第一个解析器，我立即设法用一个无限循环实现了一个解析器。
特别要注意的是，我正在根据Scheme规范的规则尝试lex标识符(很明显，我不知道我在做什么)--其中有一些关于标识符的语言，要求它们后面跟着一个分隔符。现在，我的方法是有一个delimited_identifier正则表达式，其中包含一个delimiter字符，不应该由主…使用。然后，一旦匹配，Sedlexing.rollback (好的，)就会恢复该词的读取，然后传递给只吃实际标识符的子词汇，希望将分隔符留在缓冲区中，由父词法作为不同的词来使用。
我使用的是和，主要是综合的示例-repo和的示例；下面是
浏览 2提问于2018-03-02得票数 1
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是leetcode中的快乐数问题。
这是解决方案的
使用Floyd循环检测算法。
int digitSquareSum(int n) {
int sum = 0, tmp;
while (n) {
tmp = n % 10;
sum += tmp * tmp;
n /= 10;
}
return sum;
}
bool isHappy(int n) {
int slow, fast;
slow = fast = n;
do {
slow = digitSquareSum(s
浏览 2提问于2018-11-23得票数 0
我在一个开源的Javascript库中发现了一种奇怪的for语法。
for (;;) {
}
这到底是做什么的呢？有人能回答吗？
浏览 1提问于2013-05-31得票数 3
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我在一个JLabel中显示数组列表的大小。我想要的是，当数组列表的大小发生变化时，它应该反映在JLabel中。这是可以做到的吗？是否可以将数组列表大小绑定到JLabel？我不想每次都通过jLabel.setText(arrList.size());手动完成此操作。
浏览 0提问于2011-06-22得票数 0
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1回答
我正试图理解SPIR规范，比如对循环的理解。在1.6修订版2规范的开头，下面的示例(只考虑到其中的一部分)
for (int i = 0; i < 4; ++i)
color *= multiplier;
变成：
%49 = OpLabel
OpLoopMerge %51 %52 None ; structured loop
OpBranch %53
%53 = OpLabel
%54 = OpLoad %16 %48
%56 = OpSLessThan %25 %54 %55 ; i < 4 ?
OpBranchConditional
浏览 18提问于2022-09-18得票数 0
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3回答
假设我有一个n位数组。我想对数组中的所有元素进行AND运算。类似于将每个元素布线到n位AND门。
如何在VHDL中实现这一点？
注意:我正在尝试使用可重用的VHDL代码，所以我希望避免像这样的硬编码
result <= array(0) and array(1) and array(2)....and array(n);
谢谢Oshara
浏览 6提问于2013-11-30得票数 7
如何用VHDL编写以下代码？？
`timescale 1ns/10ps
module tb;
event event_a;
initial begin
#20 ->event_a;
#30 ->event_a;
#90 ->event_a;
#100;
$stop;
end
always @(event_a) begin
$display("hello word (%t)");
end
endmodule
下面是我到目前为止在VHDL中尝试过的：
library STD;
libr
浏览 1提问于2021-01-22得票数 1
2回答
iOS 4.3.5和无限循环
有人染上了这个奇怪的虫子吗？
1)创建一些应用程序，并在任意位置添加以下代码行
..
NSLog(@"app is started");
..
while (true)
{
// do nothing
}
2)在iPhone iOS 4.3.5中运行此应用程序并获得无限循环
3)按下主页，然后双击主页，点击'-‘杀死一个应用
4)点击app，在1秒、3秒、10秒、60秒或900秒后重新启动他。
5) App没有关闭，没有崩溃，它在持续运行。它永远不会关闭
出什么事了？这是iOS 4.3.5的问题吗？
还有，我能知道是什么用户在尝试关闭应用程
浏览 2提问于2012-09-13得票数 0
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string s = Console.ReadLine();
while(s != null)
{
// do something
// ....
s = Console.ReadLine();
}
上面的代码是获取输入，验证它，处理它，然后再次输入，但显然，s = Console.ReadLine();是代码重复。
有什么技巧可以避免重复吗？
浏览 2提问于2014-04-21得票数 2
在Verilog2001和SystemVerilog中，我可以使用"+:“运算符对逻辑向量进行切片，如下所示： module testit;
reg [31:0] avec;
reg [7:0] a0, a1, a2;
initial begin
avec = 32'hABCD1234;
a0 = avec[0*8 +: 8]; //same as: a0 = avec[7:0]
a1 = avec[1*8 +: 8]; //same as: a1 = avec[15:8]
a
浏览 10提问于2019-06-27得票数 1
6回答
我试着在stackoverflow中搜索这个问题，但没有找到。请随时删除此帖子(也请链接我...)如果这篇文章被贴在别的地方。
我刚开始用C语言编程，并学到了
while(true)
{
}
形成一个无限循环。
据我所知，这意味着函数在"true“的条件下执行。但是这意味着什么呢？首先，条件是否总是设置为"true“？
也许有人能解释一下！
浏览 2提问于2015-03-21得票数 0
我已经了解到，当S和R都是'0‘时，oscillate在下面的电路VHDL代码中只是'1’之后就会发生振荡。
这是SRLATCH的VHDL
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity SRLATCH_VHDL is
port(
S : in STD_LOGIC;
R : in STD_LOGIC;
Q : inout STD_LOGIC;
NOTQ: inout STD_LOGIC);
end SRLATCH_VHDL;
architecture Beha
浏览 0提问于2017-10-14得票数 4
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我正在用累加器编码一个4位二进制加法器：
library ieee;
use ieee.std_logic_1164.all;
entity binadder is
port(n,clk,sh:in bit;
x,y:inout std_logic_vector(3 downto 0);
co:inout bit;
done:out bit);
end binadder;
architecture binadder of binadder is
signal state: integer range 0 to 3;
s
浏览 4提问于2009-12-01得票数 2
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1回答
配置语言不支持无限循环、递归或用户定义的数据类型，但它确实支持函数。文档表明，这意味着语言不是图灵完整的。我忘记了很多关于语言和自动机理论的计算机科学课程。
问题：
缺少用户定义的数据类型、无限循环和递归，足以使一种语言变得不完整。
有证据证明StarLark不是图灵完整的吗？
如果一种语言不完整，这是否意味着程序最终会停止呢？
浏览 3提问于2021-11-15得票数 1
2回答
描述:我想写一个vhdl的while循环，它将找到20个整数的数组A中的最大整数。
问题：
我的算法应该是什么样子的，以输入顺序语句的位置？
我的vhdl代码：
highnum: WHILE i LOOP
if
(arr[i]>arr[HighestSoFar]){HighestSoFar=i;}20
i<= i + 1;
end if;
exit;
END LOOP highnum;
这不需要是可综合的，但我不知道如何形成这个for循环，实际上我不确定语法会是什么样子。如果有一个详细的例子来解释如何使用，我将不胜感激。
浏览 0提问于2014-02-25得票数 1
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1回答
PROCESS(X,Y)
BEGIN
OUT<=X;
OUT<=OUT or Y;
END PROCESS;
我是VHDL的新手，我正在测试分配逻辑值的方法。这句话是两个值进行OR运算的一种可能的方式吗？
浏览 1提问于2020-04-14得票数 0
1回答
我有一个列表(list_block)的bean块，它是我在滑块中使用的其他bean块(content_block)的列表。我有多语种的网站，所以我有2种语言英语和西班牙语。每个content_block都有翻译(所以它有英语和西班牙语变体)。所以问题是：
我在我的content_blocks中有一个空字段描述，它只对英文版是空的，但是它有西班牙语版本的数据。因此，当我在英文版本的主页上看到滑块(带有content_blocks列表)时，我会看到这个字段的西班牙语值，而不是空值。当我将英语值添加到该字段时，问题消失了，英文值出现在滑块中。为什么会发生这种事？以及如何强制Drupal使用英文版本的
浏览 0提问于2015-10-30得票数 1
2回答
在vhdl中，我可以定义自己的枚举类型并创建这种类型的信号：
type tp is (red,green,blue,yellow);
signal sg: tp := red;
但是现在我想要一个for循环来运行所有这些状态。有点像
for i in sg'min to sg'max loop
<something>
end loop;
在c++中有用于此目的的迭代器。但在VHDL中，我所能找到的只有sg'pos，它将信号转换为我可以增加的数字。但我似乎找不到办法把数字转换成信号。
浏览 0提问于2018-11-28得票数 3
1回答
我正在尝试用遗传算法来优化交通信号灯的配时。我用html5制作了一个流量动画，GA是用javascript实现的。因此，当我想运行该动画的模拟时，它将永远运行。
动画每20ms绘制一次信号量和汽车，并为下一次迭代更新值。在模拟中，我只调用更新函数，因为我不需要绘制信号量和汽车。
所以动画和模拟的区别在于，模拟不会在画布上绘制任何东西，它在while循环中运行，而动画在setInterval循环中运行。
有什么想法可以加快模拟速度吗？
我试着计算每辆车的旅行时间，但这真的很难，因为你需要包括红色的等待时间，拥堵等。
浏览 0提问于2012-08-14得票数 0
2回答
我有一个执行查找表的C程序。我通过控制台插入矩阵的大小，并将输出数据打印到文本文件中。然后将存储在文本文件中的这些数据输入到VHDL编译器中，以获得电路的设计。有人知道如何使用VHDL代码读取这些数据吗？谢谢
浏览 0提问于2015-01-28得票数 0
我正在开发一个从CPU接收主数据并通过SPI从站传输到多个通道的应用程序。如何为多通道的SPI从设备执行内存映射如何在VHDL语言中实现多个ARINC429通道与SPI从设备的通信
浏览 11提问于2018-10-08得票数 0
1回答
我有两个模型阶段和应用。我遇到了这样的错误：
异常类型: ImportError
异常值:无法导入名称ApplicationSerializer
异常位置: /Users/jojjen/workspace/indusaction/vms/stages/serializers.py在第7行
我猜想，此错误是由于序列化程序中的循环导入造成的。但我不知道怎么解决这个问题。
如果我从ApplicationSerializer中删除StageSerializer，导入，它就能工作。但是我需要在我正在构建的模板中访问stage应用程序的某些属性。
以下是守则：
阶段/模型.：
from djang
浏览 0提问于2015-10-23得票数 1
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