VHDL和Verilog具有相同的用途，但大多数工程师都喜欢这两种语言之一。我想知道谁喜欢哪种语言。
关于Verilog和VHDL之间的分离，有许多神话和共同的智慧。所以我的问题是:有谁能提供定量数据的来源来说明谁使用VHDL，谁使用Verilog？再说一次，我在寻找数字，而不是直觉和一般的指示。
浏览 11提问于2011-02-11得票数 13
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我目前正在尝试在我的Verilog设计中使用某些遗留的VHDL代码。虽然可以在Verilog中实例化VHDL模块，但我找不到在Verilog中调用VHDL函数的方法。(除了将其包装在VHDL模块中并实例化该模块之外)。有没有办法在Verilog中直接调用VHDL函数？
浏览 1提问于2016-04-21得票数 5
我们的模拟器允许VHDL / Verilog混合，我们的设计使用用VHDL编写的IP (否则，我们的设计主要是Systemverilog)。我们遇到了问题，因为参数重写不能正常工作，我们从模拟器的文档中找到了以下语句：
默认情况下，当在VHDL设计单元内实例化Verilog模块并完成默认绑定时，VHDL泛型将使用位置映射映射到Verilog这是说VHDL泛型到Verilog参数的映射是使用位置映射完成的，而不是命名映射。模拟
浏览 0提问于2018-07-31得票数 0
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如今，用VHDL或Verilog进行硬件设计更像是编程。然而，我看到大家对VHDL/Verilog编程的讨论并不是那么积极。有没有用Verilog/VHDL/SystemVerilog或SystemC进行硬件设计的论坛？
浏览 1提问于2010-07-01得票数 26
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我试图连接VHDL模块的输出整数端口到信号。这个信号将连接其他模块。(这个模块用Verilog写)。但我遇到了这个
我还必须说，我可以生成比特流。没有问题。
浏览 9提问于2019-09-23得票数 0
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关于如何在VHDL和SystemVerilog之间传递2D数组的文档似乎很少。我在VHDL中有以下类型的端口： type my_array_t is array (natural range <>) of std_logic_vector从SystemVerilog实例化VHDL模块： .my_input(my_input_s),
.my_output(my_output_s请注意，在我的例子中，我没有更改<e
浏览 11提问于2022-05-20得票数 0
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我在文档中找不到用icarus将VHDL代码转换为Verilog的例子。我发现了如何对VHDL 做verilog。我试图修改命令以在上执行VHDL转换：button_deb.vhdl:3: syntax error我的VHDL代码错了吗？或者是iverilog命令出错了？
浏览 14提问于2016-01-06得票数 1
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COEF_LIST : coef :=(0,0,1,1,2，-2,1，-2,1)我宣布coef为在系统中。我尝试使用(在我的verilog测试平台)传递 .COEF_LIS
浏览 3提问于2014-06-03得票数 0
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我已经定义了一个VHDL常量，我用它作为" generate“语句中的一个开关，用于生成代码的一部分还是跳过它。我有一个Verilog模块在相同的顶层，我想做一些类似的事情。我希望在Verilog的"ifdef“语句中使用VHDL常量来实例化或跳过Verilog模块。我有什么办法可以达到这个目的吗？因为我知道VHDL常量不能在Verilog "ifdef“语句中使用。
浏览 1提问于2014-05-08得票数 2
在verilog中，我可以通过使用标准verilog模拟器标志将测试用例的名称传递到模拟中：然后，在verilog代码中，我可以这样做：fid = $fopen(`TESTCASE);
然而，在VHDL中，我并不是不知道达到类似效果的最佳方法。基本上，我想运行一个shell脚本来调用VHDL模拟器并编译我的VHDL源代码，但是为了以某种
浏览 1提问于2019-05-22得票数 1
是否可以使用VHDL-2008层次化引用/外部名称来引用Verilog网？下面是失败的VHDL代码：
alias my_alias is << signal dut_i.my_net : std_logic >>;
浏览 0提问于2019-01-16得票数 2
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我想访问VHDL中的Verilog模块。除其他外，Verilog模块具有输入参数：下面的VHDL是否等价于映射？
浏览 5提问于2022-03-29得票数 0
我对vhdl和系统verilog完全陌生。我必须重新编写包含以下行的vhdl文件：use ieee.std_logic_1164.all;use IEEE.STD_LOGIC_UNSIGNED.ALL;
我是否必须包括一些符合系统verilog标准的类似库？在系统verilog中，代码应该是什么样的呢？
浏览 4提问于2014-11-24得票数 0
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我有一个Systemverilog测试平台，其中我想使用一个用VHDL编写的包。当我这样做的时候：'include "desired_pkg.vhd"，它显然是一个Verilog包，正如ModelSim所报道的那样：
Error: (vlog-13069) ** while parsingfile included at C:/Users/VHDL/CO_code/CO_18_03/simulation/ed_sim/models/
浏览 4提问于2019-11-20得票数 1
我使用vhdl中的整数输入和输出构造了我的代码。现在，我想在verilog中构造相同的代码。但是我知道verilog中的输入端口不能是整数类型的。我们能做些什么。我更喜欢一个可合成的答案。vhdl代码：USE ieee.All;use IEEE.std_logic_unsigned.all;
ENTITY
浏览 3提问于2016-04-16得票数 2
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