绪论
该项目的目标是展示 HLS 在设计数字系统方面的能力。为此,本文展示如何在 HLS 中描述数字时钟。如果有兴趣学习 HLS 编码技术,请参阅:
https://highlevel-synthesis.com/
https://www.udemy.com/course/hls-combinational-circuits/?referralCode=8D449A491B9F4582DDEF
时钟在 7 段数码管上显示小时、分钟和秒。
它有两种操作模式:时钟和设置。时钟模式是标准模式,在此模式下,当前时间显示在数码管上。在设置模式下,可以使用按钮设置时间。
下图显示开发板上的时钟配置。
如下图所示,该设计主要分为三个模块:秒时钟发生器、数字时钟引擎和显示驱动。
下面的流水线循环用于实现秒时钟发生器。
数字时钟引擎主要是跟踪小时、分钟和秒,并在收到来自秒时钟发生器模块的时钟节拍时更新它们。以下代码完成上诉功能。
最后一个 HLS 代码在 7 段数码管上显示当前时间。
综合这些代码后,使用 Vivado 工具将它们连接在一起并生成 FPGA 比特流。
对电路板编程后,可以看到下图:
代码
https://github.com/suisuisi/FPGATechnologyGroup/tree/main/DigitalClock_HLS
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