设计与验证语言的发展趋势二

如何极大的提高电路规模和复杂结构芯片设计、仿真的效率和有效性。仿真和测试是确保数字集成电路芯片流片成功的关键。在目前的工艺水平和成本下集成电路的流片费用高，已经成为芯片成本的重要部分。如何有效通过仿真和测试确保芯片流片的成功率，是硬件描述设计语言面对的一个问题。

当面对中小规模集成电路时，VerilogHDL和VHDL可以有效的从电路分析的角度进行硬件设计的测试和仿真。然而目前集成电路规模巨大，功能丰富，模拟和数字结构混合，给测试和仿真带来的巨大困难。同时，系统设计往往采用C语言等高级程序语言。这些情况一方面使得采用传统硬件描述语言的测试和仿真时间长，复杂度高，另一方面使得系统验证和电路验证采用不同平台，一致性和可靠性降低。由于硬件电路测试和仿真时间长、复杂度高，同时也是确保芯片质量的重要环节，因此高效率的测试和仿真方法是硬件描述语言面对的另一个问题。

在2001年举行的国际HDL会议上，与会者就使用何种设计语言展开了生动、激烈的辩论。最后就“如果要启动一个芯片设计项目，愿意选择哪种方案”进行了投票表决，结果，仅有2、3票赞成使用systemC为代表的高级程序设计语言，而有约40票赞成采用以VerilogHDL为代表的传统硬件描述语言。

VerilogHDL支持者认为，开发一种新的设计语言是一种浪费，VerilogHDL有能力面对超大规模数字集成电路在设计方法方面的心困难；systemC支持者认为，系统级芯片SOC快速增长的复杂性需要新的设计方法；C语言的赞扬者认为，VerilogHDL是硬件设计的汇编语言，而编程的标准很快就会是高级语言，CynlibC++是最佳选择，它的速度快、代码精简；superlog的捍卫者认为，superlog是VerilogHDL的扩展，可以在整个设计流程中仅提供一种语言和一个仿真器，与现有的方法兼容，是一种进化而不是一场革命。还有人提出设计带有模拟电路的芯片，硬件描述语言必须有模拟扩展部分，如VerilogHDL-A，既要求能够描述门级、开关级，又要求具有描述物理特性的能力。

目前的情况是，以VerilogHDL和VHDL为代表的传统设计语言依旧是数字集成电路的最主要设计语言，以system verilog为代表的传统硬件描述语言逐渐在测试仿真中开始使用，以systemC和C语言为代表的传统硬件描述语言还在应用和推广的初级阶段。对于ULSI规模的集成电路设计和验证，面对的问题依然存在，设计语言在不断的探索和完善中。

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作者：卿萃科技ALIFPGA

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