3D NAND竞赛面临巨大的技术和成本挑战

在内存价格持续的下滑过程中，3D NAND供应商继续相互竞争，迎接下一代技术，面临多项挑战和可能的未来发展。

美光，三星，SK海力士和东芝-西部数据两家公司正在路线图的下一个节点上开发3D NAND产品。另一方面，长江存储也于近日宣布量产64层3D NAND Flash，英特尔也在大力发展基于3D Xpoint的存储产品。分析师表示，目前，英特尔正在评估其在这个市场亏损的3D NAND业务，并正在考虑寻找新的NAND合作伙伴或退出市场。尚未做出任何决定。

尽管如此，3D NAND市场可能会在技术和成本挑战中成为一场消耗战。有些人会跟上路线图，这个路线图至少延伸到2024年，甚至可能超出路线图，而其他路线图可能会落后或退出竞争。

3D NAND是当今平面NAND 闪存的后续产品，用于存储应用，如智能手机和固态存储驱动器（SSD）。与平面NAND（2D结构）不同，3D NAND类似于垂直摩天大楼，其中水平层的存储器单元被堆叠，然后使用微小的垂直通道连接。

图1：什么是3D NAND？资料来源：Lam Research

在研发方面，供应商也在研究500层3D NAND，这将在2024年的时间框架内完成。该行业还在使用新的芯片堆叠和粘合技术开发500层以上的器件。但是，要在128层以上扩展3D NAND，供应商需要新的设备和材料，更多的晶圆厂以及数十亿美元的资金。

今天，供应商正在加速96层3D NAND。例如，Toshiba-Western Digital duo的96层设备是512Gbit设备，比特密度为5.95Gbit / mm2。相比之下，64层是256Gbit器件，芯片尺寸为75.2mm2，位密度为3.40Gbit / mm2。

路线图上的下一项技术是128层，这将在年底前完成。最近，Toshiba-WD描述了世界上第一个128层器件，一个三级单元512Gbit产品，其位密度为7.80Gbit / mm2。“今年可能有可能在今年第三季度或第四季度结束时使用128，尽管这是一个定制样本，但不是大规模生产。批量生产应该在明年初。然后，你有192.这可能是三堆，“TechInsights的Choe说。

但是，在3D NAND缩放中，每比特的成本效益不那么显著。“当你进入96层时，成本降低可能是10%到15%。国际商业策略公司（IBS）首席执行官汉德尔•琼斯（handel jones）表示：“当你进入128层时，这一比例可能会再高出5%。

3D NAND缩放方法

与此同时，其他参与者将在128层及更高层面推进3D NAND，但它不会那么简单。美光科技公司高级技术总监Ceredig Roberts说：“超过96层，我们预计不断扩大，同时增加层数和减少电池尺寸。” “随着我们扩大单元尺寸，继续扩展NAND的主要挑战将是保持单元性能和可靠性。这包括减少电池电流的减少以及未来节点的芯片和晶圆应力水平的增加。“

在晶圆厂中，3D NAND与平面NAND不同。在2D NAND中，该过程取决于使用光刻缩小尺寸。光刻仍然用于3D NAND，但它不是最关键的一步。因此，对于3D NAND，挑战从光刻转向沉积和蚀刻。

要制造3D NAND，供应商有多种选择。最初的制造决策之一是确定哪种缩放方法是最佳路径。为此，有两种方法-单层或串堆叠。

在96层器件中，有些器件在同一芯片上堆叠所有96层。这被称为单层方法。其他人正在使用字符串堆叠 例如，在96层器件中，一些器件将两个48层器件堆叠在一起，它们用绝缘层隔开。

在工厂中，字符串堆叠是一种相对容易的方法。但是，在字符串堆叠中，供应商正在制作两个设备。实际上，供应商将步骤数量增加了一倍，这转化为成本和周期时间。

“公司有不同的策略。有些人宁愿使用现有设备，然后进行多层集成。多层集成需要更多的流程步骤，但它们可以快速进入市场。单层可以节省处理步骤的数量，但开发此类设备和流程需要一点时间，“ 应用材料公司内存技术总经理Gill Lee说。

在128层，供应商将使用这两种方法。大多数将相互堆叠两个64层设备。相比之下，三星计划使用128层的单层方法。

目前，128层代表了单层方法的限制，除非该行业出现了新的突破。因此，字符串堆叠将成为超过128的标准。

除了128层之外，一些供应商可能会堆叠两个或更多设备。据TechInsights的Choe称，对于将于2021年推出的192层设备，供应商可能会堆叠三个64层设备。

字符串堆叠不会永远持续，并且可能会遇到500层问题。此时，供应商正在探索另一种方法 - 芯片堆叠。“这是一种死模式的方法，”Choe说。

这包括堆叠3D NAND裸片，它们使用硅通孔（TSV）连接，他说。晶圆键合是另一种方法。理论上，使用这些方法，行业可以将500层芯片堆叠在另一个芯片之上，依此类推。

沉积，蚀刻挑战

然而，并非如此简单。串或芯片堆叠仅是3D NAND等式的一部分。构建设备涉及各种流程步骤和挑战。

图2：3D NAND存储器和关键工艺挑战。资料来源：Lam Research

实际的3D NAND流程从衬底开始。然后，使用化学气相沉积，供应商在基板上沉积交替的薄膜。首先，在基板上沉积一层材料，然后在顶部上施加另一层。该过程重复几次，直到给定的设备具有所需的层数。

每个供应商使用不同的材料 例如，三星在基板上沉积交替的氮化硅和二氧化硅层。对于9x层设备，三星使用单层方法，将所有层堆叠在同一基板上。

“当我们谈论96层时，我们实际沉积的数量是实际的两倍，因为有一对氧化物和氮化物层，” Lam Research的电介质首席技术官Bart van Schravendijk说。“我们已经存放了192层。这些层的关键是它们需要非常均匀，更具体地说，氮化物层的均匀性成为关键。需要严格控制以实现三电平单元和四电平单元所需的窄阈值电压分布。然而，从层到层，我们需要具有极高的可重复性。“

随着向堆栈添加更多层，压力和缺陷控制变得更具挑战性。在128层，这些挑战升级。

字符串堆叠是另一种方法。例如，在128层设备中，在两个单独的基板上沉积64层，然后连接它们。192层芯片可能包含三个64层设备。

这并不像看起来那么容易。“超过128层的移动将带来额外的晶圆形状要求，以处理高晶圆弯曲和增加的甲板到甲板覆盖要求，” KLA的主要产量顾问Scott Hoover说。

在该步骤之后是流动 - 高纵横比（HAR）蚀刻中最难的部分。为此，蚀刻工具必须从器件叠层的顶部到底部基板上钻出微小的圆孔或通道。通道使得单元在垂直堆叠中彼此连接。

对于96层器件，纵横比为70：1。林说，令人惊讶的是，每个晶圆上都刻有1万亿个小孔。每个通道必须平行且均匀。

为了实现这一壮举，首先将薄的碳基材料沉积在叠层上。这种称为硬掩模的材料在蚀刻过程中稳定堆叠。

今天的硬面具有效。但随着层数的增加，您需要更厚的硬掩模来减少应力，这可能会降低蚀刻速率。然后，您可能需要更坚固的硬掩模，如纯金刚石材料，但这还不可行。因此，供应商必须找到方法来支持今天的碳基硬掩模。

下一步是在硬掩模顶部设置孔。这看起来很简单，但可能会出现图案放置错误。“放置问题可能会造成蚀刻倾斜。这也被称为倾斜，这使得控制蚀刻轮廓并使高纵横比特征在它们之间以及它们需要着陆的位置之间成为一个更加困难的挑战，“计量和过程控制总监Ofer Adan说道。应用材料。“因此，保持设备CD及其位置的一致性变得越来越重要，因为任何与网格图案的轻微偏差都可能导致存储设备之间的短路或串扰。”

之后是HAR蚀刻工艺本身，使用当今的反应离子蚀刻系统进行。在这个两步过程中，蚀刻器钻出设备中的一个小通道孔的一部分。然后，对孔的侧壁进行钝化以防止其进入。重复该过程，直到从叠层的顶部向基板钻出通道孔。

“记忆孔蚀刻可能是3D NAND制造中最困难的一步。你需要深度蚀刻许多微米，你需要能够将型材紧密地保持在非常特定的尺寸，“Lam的Schravendijk说道。“当你在那个洞里时，你需要继续挖掘。这真的是挑战。随着深度的增加，您需要提供侧壁钝化的中性物质，并且您需要在底部使用离子来深入挖掘。随着纵横比的增加，到达底部的离子和中性物的数量趋于进一步下降。“

随着蚀刻工艺更深地渗透到沟道中，蚀刻速率趋于降低。更糟糕的是，可能会发生不需要的CD变化

图3：3D NAND中的沟道蚀刻挑战。资料来源：Lam Research

对于单层工艺，今天的HAR蚀刻机将在技术耗尽之前扩展到128层。为了超越这个范围，业界正在探索低温蚀刻。低温蚀刻是一步法，可同时去除材料并在低温下钝化侧壁。但目前还不清楚这是否适用于3D NAND。它很难控制，并且需要在工厂中使用专门的低温气体。

另一种选择是字符串堆叠。这看起来更容易，但挑战在于将两个或更多个堆栈彼此对齐。“随着堆叠高度的增加以及向多层结构的移动，再加上极端的晶圆级弯曲和模内应力引起的变形，甲板到甲板通道孔的对准将具有挑战性，”KLA的Hoover说。

从那里，供应商有不同的流程。在某些情况下，下一步称为阶梯蚀刻过程，其中您的图案类似于设备侧面的楼梯。

楼梯模式至关重要。这就是供应商最终将器件底部的外设逻辑连接到芯片内部的控制栅极的方式。在此过程中，您将模拟一小步，蚀刻结构然后修剪它，然后重复该过程，直到您有所需的步数。

这很复杂。96层器件需要12个光刻步骤和96个蚀刻步骤。128层器件需要128个蚀刻步骤，依此类推。“这一系列工艺步骤需要精确的蚀刻步骤分析，修整蚀刻均匀性和WL（字线）接触的回拉CD控制，”Lam的流程专家Steve Shih-Wei Wang在博客中说。“当您在给定的单元密度下添加更多3D NAND层时，WL楼梯也需要延长并占用更多空间。例如，在32层NAND器件的情况下，WL阶梯从单元阵列的边缘伸出20um。对于128层架构，WL楼梯将延伸80um。由于这种线性缩放效应，当前的WL阶梯设计可能是这种3D NAND架构的电池效率和缩放的关键障碍。

更多步骤

下一步是使用蚀刻工艺在通道孔旁边创建列。在列中形成狭缝。然后，去除原始的氮化硅交替层。氮化硅电荷陷阱材料沉积在结构中，形成栅极。

最后，该器件填充有钨导电金属栅极材料。“你陷入了这些堆叠挑战，例如，不对齐，”Lam的Schravendijk说。“然后，不对齐成为后续步骤的问题，我们希望用固体材料填充记忆孔的内部。如果你有空虚，那就像是一棵空心的树。空心树干是树木开始死亡的方式。我们希望它们被填充，因此防止或尽量减少任何错位是关键。“

显然，3D NAND是一项困难的技术。不过，供应商希望几乎每年都从一代技术发展到下一代。每个供应商都想成为每个节点的第一个，但并非所有人都能跟上。