回答情况：
提问时间：
问题标签：
task monitorPush(); bit [7:0] data = 0; @ (posedge intf.clk); // @ (posedge intf.clk); sb.addItem(data);
$write("%dns : Write posting to sco
浏览 3修改于2012-08-04得票数 0
Verilog-A和Verilog一样吗？
因为当我在ModelSim上粘贴一些Verilog的源代码时，总会有一些不能删除的错误。ModelSim能运行Verilog吗？
浏览 8修改于2015-04-10得票数 2
我使用来自emacs的Verilog模式。我的问题是:包含verilog-library-directories的命令的完整语法是什么？emacs --batch f.sv -q --eval='(setq-default verilog-typedef-regexp
".*_t$")' -f verilog-batch-auto
浏览 7提问于2018-11-02得票数 0
我复习了几次Verilog教程，并复习了几次这些主题，自从这些概念第一次被引入以来，有几个问题一直萦绕在我的脑海中，如果有人能把它们弄清楚，那将是非常有帮助的。
网上力量的目的是什么？如果Verilog的工作是代表现实生活，为什么它没有一个伪随机引擎，并在开始时为所有的值选择相同的随机位序？您遇到了许多独特的case语句警告问题，这似乎是一个设计缺陷，或者至少是系统Verilog和Verilog之间的不一致。
浏览 4提问于2013-06-05得票数 0
在约西的手册里我读过
-sv2005 -sv2009 -sv2012-sv启用了对SystemVerilog特性的支持。(只支持SystemVerilog的一小部分)
什么是虚幻的？
沃尔夫在中说，"Verilog几乎就是2005年<em
浏览 4修改于2020-06-20得票数 1
有了，我希望用一个商业的编译verilog的静态随机存取存储器编译器来取代它，这样我就可以对整个设计进行综合，包括静态随机存取存储器。然而，我注意到SyncReadMem()发出的verilog并不像那样具有统一的IOs。我想知道如何使用像SyncReadMem()这样的chisel mem API来生成一些像rocketchip那样的sram verilog？
浏览 54提问于2021-02-24得票数 1
回答已采纳
我试图让verilog模式使用2个空格缩进所有内容，但decl和always除外。(setq verilog-indent-level-directive(setq verilog-indent-level-module(setq verilog-indent-listsnil)这些是测试模块上的结果`define
浏览 6提问于2015-06-23得票数 10
1回答
在verilog中是否有特殊的开始和结束关键字，以允许模拟继续运行，直到满足结束关键字？我知道这不是可综合的；但是，我只希望将其用于测试目的。此外，verilog中的$finish关键字也会退出modelsim。
浏览 0修改于2012-05-14得票数 3
回答已采纳
3回答
门级Verilog文件的语法是否正确，其中子模块是在拥有的模块之后定义的，还是应该在之前定义？根据Verilog规则，这很重要吗？
致以敬意，
浏览 0提问于2014-05-03得票数 2
我试图编译一些非常基本的Verilog文件，其中模块输入/输出是由指导员提供的，并且我编写了一个数据流分配，但是我得到了指导员的语法错误。syntax1.v
Tool: VERILOG-XL: [path removed for stackoverflow]/verilog.exe syntax2.v
Too
浏览 2修改于2016-01-09得票数 0
回答已采纳
在Quartus Prime V16.0上编译时，我在Verilog中遇到了这个模块的问题。目标是如果总共8个输入位中的任何一个位是1，则返回一个特定的8位数00011000的输出。
浏览 0提问于2017-10-02得票数 0
1回答
断言在verilog中可用吗？或者他们是systemVerilog的一部分？
像大多数新来的人一样，我抓起了一本关于verilog的书，其中包含了一章关于验证的内容(其中包含了断言，其中有20多个)。但谷歌主要是在systemVerilog中显示断言结果，而不是verilog。另外，我使用Xilinx 14.7和Spartan3A启动板作为设备。如何在verilog中学习基于断言的验证。甚至在verilog中也有这样的东西吗(我猜它在verilog中，因为它是一本verilog<
浏览 3修改于2015-06-28得票数 0
在合成流程中，我得到了一个警告："Verilog声明警告:向量有超过2**16位“。由于工程规格，导线长度超过2^16位。我真的需要担心这个警告吗？在Verilog/System Verilog中是否有任何关于导线最大位宽的限制？
浏览 0提问于2019-07-28得票数 1
回答已采纳
4回答
各位，关于如何修复下面的Verilog代码，我只是一个简单的问题，我总是会遇到错误。有什么建议吗？语法错误；预期；“错误(10170)：bcd_to_seven_seg.v(35)接近文本”b“的Verilog语法错误；预期";“错误”(10170)：bcd_to_seven_seg.v(36)靠近文本“b”的Verilog语法错误；“预期";”错误“(10170)：bcd_to_seven_seg.v(37)靠近文本”b“的Verilog语法错误；预期错误(10170)：bcd_to_seven_se
浏览 6修改于2017-11-12得票数 2
1回答
我想知道，如果在Verilog代码中声明了一个连接，但没有为它赋值，那么Verilog会将它的值视为零吗？这是Verilog可以接受的风格吗？
浏览 0修改于2018-01-15得票数 1
腾讯云开发者
