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Vivado&ISE&Quartus II调用Modelsim级联仿真
博主一直致力寻找高效的工作方式，所以一直喜欢折腾软件，从刚开始只用软件IDE自带的编辑器，到Notepad++，再到后来的Vim，从用ISE14.7自...
NingHeChuan 2019-05-252019-05-25 16:34:30
打包
Verilog 99题之001-009
002. 反相器的速度与哪些因素有关？什么是转换时间（transition time）和传播延迟（propagation delay）？
NingHeChuan 2018-12-112018-12-11 16:46:21
fpga、http、go
数字电路基础
十进制数转化为R进制数：整数部分，除R取余法，除到商为0为止。小数部分，乘R取整法，乘到积为0为止。
NingHeChuan 2018-12-042018-12-04 14:50:59
其他
跨时钟域处理
跨时钟域处理从快时钟域到慢时钟域，如果是下面第一个图，clkb则可以采样到signal_a_in，但是如果只有单脉冲，如第二个图，则不能确保采样到sig...
NingHeChuan 2018-11-232018-11-23 18:02:01
http
时序逻辑电路基础
建立时间Tsu（setup）：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。
NingHeChuan 2018-10-222018-10-22 15:08:45
其他
FPGA&ASIC基本开发流程
这整个流程称为RTL2GDSII，利用GDSII来生产芯片的过程称作流片（Tapeout），以上是一个Fabless公司的简易设计流程，最后将GDSII送至Fo...
NingHeChuan 2018-10-112018-10-11 16:00:27
其他
基于Verilog HDL的二进制转BCD码实现
在项目设计中，经常需要显示一些数值，比如温湿度，时间等等。在数字电路中数据都是用二进制的形式存储，要想显示就需要进行转换，对于一个两位的数值，对1...
NingHeChuan 2018-08-222018-08-22 16:54:17
存储、编程算法
基于FPGA的4x4矩阵键盘驱动调试
好久不见，因为博主最近两个月有点事情，加上接着考试，考完试也有点事情要处理，最近才稍微闲了一些，这才赶紧记录分享一篇博文。FPGA驱动4x4矩阵键...
NingHeChuan 2018-08-202018-08-20 15:47:19
其他
Vivado级联Modelsim仿真Re-launch问题
前两天在群里看到有朋友说Vivado级联Modelsim仿真出现修改设计代码后重新run do文件，波形没有随着代码修改而改变，这个问题博主之前没有注意到，因为...
NingHeChuan 2018-05-282018-05-28 17:07:45
打包
Viavdo&ISE&Quartus II调用Modelsim级联仿真
博主一直致力寻找高效的工作方式，所以一直喜欢折腾软件，从刚开始只用软件IDE自带的编辑器，到Notepad++，再到后来的Vim，从用ISE14.7自...
NingHeChuan 2018-05-282018-05-28 17:06:42
其他
基于Verilog HDL的超前进位全加器设计
通常我们所使用的加法器一般是串行进位，将从输入的ci逐位进位地传递到最高位的进位输出co，由于电路是有延迟的，这样的长途旅行是需要时间的，所以为了...
NingHeChuan 2018-04-182018-04-18 17:37:23
ci、cin、sum、verilog
Modelsim中使用TCL脚本编写do文件实现自动化仿真
通常我们使用Modelsim进行仿真，是通过图形界面点点点来进行操作，殊不知Modelsim完美支持TCL脚本语言及批处理命令do文件。简单来...
NingHeChuan 2018-04-162018-04-16 10:16:40
微信、fpga、开源
IIC协议学习笔记
　　IIC总线（Inter-Integrated Circuit）即集成电路总线，是PHILIPS公司设计出来的一种简单、双向、二线制、同步串行总线。IIC总线...
NingHeChuan 2018-04-022018-04-02 15:04:55
其他
Zynq学习笔记（1）——Hellow World
　　Zynq是一款SOC芯片，之前只是用了PL（Programmable Logic）部分，而Zynq最突出的功能，就是内部的双核Cortex-A9，所以从现在...
NingHeChuan 2018-04-022018-04-02 15:00:13
ide
Vivado安装教程
Vivado的各个版本的安流程其实都差不多，本教程用Vivado2016.4为例进行安装，同样适用于之前和之后的各个版本。下载好安装包后打开，双击xsetup...
NingHeChuan 2018-04-022018-04-02 14:58:10
ide
ISE14.7使用教程（一个完整工程的建立）
FPGA公司主要是两个Xilinx和Altera（现intel PSG），我们目前用的ISE是Xilinx的开发套件，现在ISE更新到14.7已经...
NingHeChuan 2018-04-022018-04-02 14:49:50
fpga
Modelsim独立仿真Vivado Clocking Wizard IP Core
　　工欲善其事，必先利其器。在使用Vivado自带的仿真软件仿真的时候，相对于更优秀的仿真工具Modelsim，效率低了很多，为了更高效的开发，我尝试着用Viv...
NingHeChuan 2018-04-022018-04-02 11:06:28
打包
基于Xilinx FPGA的视频图像采集系统
本站点博客将逐步迁移至http://ninghechuanblogs.cn/ 　　本篇要分享的是基于Xilinx FPGA的视频图像采集系统，...
NingHeChuan 2018-04-022018-04-02 11:05:37
fpga
基于FPGA的HDMI高清显示接口驱动
　　本站点博客将逐步迁移至http://ninghechuanblogs.cn/ 　　HDMI是（High Definition Multimedia Inte...
NingHeChuan 2018-04-022018-04-02 11:04:49
fpga、html
Vivado 2017封装自定义IP Core
　　使用Vivado2017.3自定义IP Core。通常情况下，我们做设计采用模块化设计，对于已经设计好的一部分模块功能，就可以直接拿来调用，IP Core就...
NingHeChuan 2018-04-022018-04-02 11:03:26
tcp/ip

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