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发表了文章 2024-06-212024-06-21 12:26:11

Vivado 2024.1有哪些新特性？（1）

无论是Synthesis阶段还是Implementation阶段，打开Vivado图形界面，在导航栏下都能看到新增了一个选项Open Dataflow Desi...

Lauren的FPGA 2024-06-212024-06-21 12:26:12

连接、设计、系统、芯片、编译

发表了文章 2024-06-192024-06-19 18:41:28

双向IO与IOB

典型的全双工（Full Duplex）系统如下图所示，芯片1和芯片2之间有彼此独立的数据传输线，这意味着芯片1和芯片2可以同时给对方发送数据而不会发生冲突。SP...

Lauren的FPGA 2024-06-192024-06-19 18:41:29

io、数据、通信、系统、芯片

发表了文章 2024-05-302024-05-30 16:15:57

Vivado使用小技巧

有时我们对时序约束进行了一些调整，希望能够快速看到对应的时序报告，而又不希望重新布局布线。这时，我们可以打开布线后的dcp，直接在Vivado Tcl Cons...

Lauren的FPGA 2024-05-302024-05-30 16:15:57

技巧、脚本、芯片、性能、布局

发表了文章 2024-05-292024-05-29 18:41:07

几个常见问题

vivado -mode tcl和vivado -mode batch有什么区别？

Lauren的FPGA 2024-05-292024-05-29 18:41:07

作用域、tcl、工具、脚本、设计

发表了文章 2024-05-202024-05-20 16:04:25

AMD FPGA设计优化宝典勘误

近日，收到了一位读者的邮件，指出《AMD FPGA设计优化宝典 SystemVerilog版》第115页关于代码描述的一个错误：

Lauren的FPGA 2024-05-202024-05-20 16:04:25

amd、设计、优化、fpga

发表了文章 2024-05-102024-05-10 19:07:06

再谈Vivado编译时间

通常，综合（Synthesis）所消耗的时间比布局布线要短，但从代码风格角度而言，我们也能找到一些端倪来缩短综合所用的时间。如下图所示代码，左右两侧功能是一致的...

Lauren的FPGA 2024-05-102024-05-10 19:07:06

多线程、设计、线程、编译、布局

发表了文章 2024-04-182024-04-18 15:50:59

如何对Block RAM使用Retiming（1）

对于逻辑级数较大的路径，常用的时序收敛的方法之一就是采用Retiming（中文翻译为重定时）。Retiming到底是怎么回事呢？我们可以通过下图理解。图中通过搬...

Lauren的FPGA 2024-04-182024-04-18 15:51:00

ram、布局、设计、block、latency

发表了文章 2024-04-112024-04-11 14:05:28

用FPGA实现双调排序（4）

前面三篇文章我们介绍了双调排序的原理和具体实现方式，但都是要求序列本身是“双调”的。而实际情况是，给定序列本身是杂乱无章的，并非呈现“双调”的特征。这就要求我们...

Lauren的FPGA 2024-04-112024-04-11 14:05:28

排序、数据、原理、fpga、表格

发表了文章 2024-04-112024-04-11 14:05:03

用FPGA实现双调排序（3）

基于双调排序算法的蝶形图，我们可以得到地址的变化规律。这里以长度为16的双调序列为例，其地址变化规律入下图所示。由于长度为16，故总共需要4个Stage。图中每...

Lauren的FPGA 2024-04-112024-04-11 14:05:04

排序、排序算法、数据、fpga、函数

发表了文章 2024-03-142024-03-14 12:45:01

用FPGA实现双调排序（1）

典型的排序算法包括冒泡排序、选择排序、插入排序、归并排序、快速排序、希尔排序、计数排序、双调排序等。这其中，双调排序以其高度的并行性著称，非常适合于在FPGA上...

Lauren的FPGA 2024-03-142024-03-14 12:45:01

索引、fpga、排序、排序算法、数据

发表了文章 2024-03-052024-03-05 14:53:16

利用香农展开定理进行设计优化

香农展开（Shannon's expansion）或称香农分解（Shannon decomposition）是对布尔函数的一种变换方式。它可以将任意布尔函数表达...

Lauren的FPGA 2024-03-052024-03-05 14:53:16

设计、数据、优化、变量、函数

发表了文章 2024-02-262024-02-26 21:53:50

通过重新布线修复小的保持时间违例

如下图所示，设计中仅有一条路径出现保持时间违例，如果通过更换布线策略实现保持时间收敛，那么就需要重新布线，这样既耗时又不能百分之百确保保持时间违例被修复。此时我...

Lauren的FPGA 2024-02-262024-02-26 21:53:50

delay、min、工具、设计、数据

发表了文章 2024-02-062024-02-06 16:54:18

DDS Rasterized模式怎么用？

直接数字频率合成器（DDS: Direct Digital Synthesizers）又称数字压控振荡器（NCO: Numerically Controlled...

Lauren的FPGA 2024-02-062024-02-06 16:54:19

配置、系统、原理、工作、量化

发表了文章 2024-01-192024-01-19 17:04:10

UltraScale/UltraScale+ DFX设计检查清单

采用UltraScale/UltraScale+芯片进行DFX设计时，建议从以下角度对设计进行检查。

Lauren的FPGA 2024-01-192024-01-19 17:04:10

配置、设计、调试、芯片、工作

发表了文章 2023-12-172023-12-17 14:28:00

针对UltraScale/UltraScale+芯片DFX应考虑的因素有哪些（1）

对于UltraScale/UltraScale+芯片，几乎FPGA内部所有组件都是可以部分可重配置的，这包括CLB中的查找表（LUT）、触发器（FF）、移位寄存...

Lauren的FPGA 2023-12-172023-12-17 14:28:03

布局、工具、基础、芯片、性能

发表了文章 2023-12-102023-12-10 14:40:49

DFX设计中有哪些bit文件？

Full configuration bitstreams对应的是静态区加动态区的完整设计，因此，该文件与传统的非DFX工程生成的bitstream从文件格式到...

Lauren的FPGA 2023-12-102023-12-10 14:40:54

bit、partial、设计、芯片、压缩

发表了文章 2023-11-302023-11-30 14:43:48

优化DFX设计

避免RP和RP之间的直接路径假定设计中存在两个RP，分别为RP1和RP2，那么就要避免出现RP1输出直接连接到RP2或者相反从RP2输出直接连接到RP1的路径...

Lauren的FPGA 2023-11-302023-11-30 14:43:50

布局、连接、设计、芯片、优化

发表了文章 2023-11-232023-11-23 15:33:46

DFX设计中如何减少Partition Pin的个数

在DFXs设计中，RM和静态区之间的信号称之为边界信号。所有RM的输入/输出端口必然会有Partition Pin，布局工具会将Partition Pin放置在...

Lauren的FPGA 2023-11-232023-11-23 15:33:50

partition、布局、工具、继承、设计

发表了文章 2023-11-092023-11-09 17:18:07

DFX设计如何分析

针对DFX设计，Vivado提供了命令report_pr_configuration_analysis，该命令会从设计复杂度、时钟和时序等方面对其进行分析。使用...

Lauren的FPGA 2023-11-092023-11-09 17:18:08

configuration、report、工具、接口、设计

发表了文章 2023-10-302023-10-30 16:26:38

SystemVerilog不只是用于验证（2）

我们再从对可综合代码的支持角度看看SystemVerilog相比于Verilog的优势。针对硬件设计，SystemVerilog引入了三种进程always_ff...

Lauren的FPGA 2023-10-302023-10-30 16:26:40

测试、工具、进程、设计、硬件

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通过重新布线修复小的保持时间违例

DDS Rasterized模式怎么用？

UltraScale/UltraScale+ DFX设计检查清单

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DFX设计中有哪些bit文件？

优化DFX设计

DFX设计中如何减少Partition Pin的个数

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SystemVerilog不只是用于验证（2）

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