如何在VHDL中正确使用assert？
在VHDL中，assert语句用于在设计中插入断言，以验证设计的正确性。断言是一种在运行时检查设计是否满足特定条件的方法。当断言条件为假时，assert语句将产生一个错误消息，并且可以触发仿真停止或其他用户定义的操作。
正确使用assert的步骤如下：
- 定义断言条件：首先，需要定义一个布尔表达式作为断言的条件。这个条件应该是设计中的一个特定要求或假设，例如输入信号的有效性或输出信号的正确性。
- 插入assert语句：将assert语句插入到设计的适当位置，以检查断言条件是否为真。assert语句的语法如下：
- 插入assert语句：将assert语句插入到设计的适当位置，以检查断言条件是否为真。assert语句的语法如下：
- 其中，<condition>是断言条件，<error_message>是在断言条件为假时显示的错误消息，<severity_level>是错误的严重程度。
- 运行仿真：运行设计的仿真以验证断言条件。如果断言条件为真，则仿真将继续进行。如果断言条件为假，则会显示错误消息，并且可以触发仿真停止或其他操作。
使用assert的优势：
- 提高设计的可靠性：通过插入断言，可以在设计过程中及早发现潜在的问题和错误，从而提高设计的可靠性。
- 简化调试过程：断言可以帮助定位设计中的错误，使调试过程更加高效和准确。
- 增强设计文档：通过在代码中插入断言，可以清晰地记录设计的要求和假设，提供更全面的设计文档。
在VHDL中正确使用assert的应用场景包括：
- 验证输入信号的有效性：可以使用assert语句来验证输入信号是否满足特定的条件，例如输入范围、数据格式等。
- 检查输出信号的正确性：可以使用assert语句来验证输出信号是否满足预期的条件，例如输出范围、数据格式等。
- 检查设计中的约束条件：可以使用assert语句来检查设计中的约束条件是否得到满足，例如时序约束、资源约束等。
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1回答
我在VHDL语言中有一段代码，这让我不确定它是否正确:a和b是std_logic_vectors。c1和c0是std_logic。这是正确的书写吗？尤其是"c1 = '1‘和c0 = '0'“这一部分让我头疼。 if unsigned(a) > unsigned(b) then
assert(c1 = '1' and c0 = '0') 编辑:下面是一个更大的代码段： signal a: std_logic_vector(3 downto 0);
signal b: std_logic_vector
浏览 178提问于2019-12-29得票数 2
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这就是我试图用VHDL做的事情：
type score is integer range 0 to 99;
type speed is integer range 0 to 99;
但是我想我从根本上误解了VHDL中"type“是如何工作的，因为这个工具正在产生错误。上面写的是near "integer": syntax error。我以为VHDL语言中的类型类似于C++中的类型，但看起来并不是这样。将"score“和"speeds”声明为类型的正确方法是什么，因为这两个类型在内部都只是0到99的整数范围？
浏览 0提问于2016-01-13得票数 0
我有一个测试平台来测试我的VHDL设备( DUT )，但是DUT调试输出的一部分是给控制台的断言/报告消息，我想检查它的正确性，但我不能更改DUT。我能想到的唯一方法就是对输出日志文件进行后处理。
有没有办法在testbench中捕获控制台输出，以便我可以直接检查DUT输出？
浏览 0提问于2018-10-31得票数 3
是否有任何好的、现有的软件工具可以帮助生成具有适当# definitions的注册偏移量的C头文件以及VHDL中的位定义？如果确实存在这样的工具，那么它们对VHDL设置了哪些限制，以及应该如何指定应该导出的东西？
到目前为止，我已经找到了这些工具，但它们并不是我想要的：
维里浦的
by PDTi
杜洛格的
基于这些工具，我还感兴趣的是，正确的工作流程是生成C和VHDL，而不是直接从VHDL (可能在注释中添加了额外的标记)转到C。
浏览 8提问于2009-10-18得票数 8
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为了在我的测试平台中引入一些随机性，我想使用以当前Unix时间或时代为种子的伪随机数。在VHDL中是否有(不可综合的ofc)功能？我需要它在VHDL 2008工作。
浏览 4提问于2022-03-22得票数 0
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1回答
我知道VHDL中的一个组件是：
一个可重用的VHDL子模块，可以用VHDL码的元器件声明在另一个数字逻辑电路中进行声明。这有助于轻松实现分层设计。
但是，谁能向我解释/展示我应该在下图中的VHDL代码中声明哪些组件？
例如，这是正确的吗？
architecture Behavioral of ALU1Bit is
component Adder1Bit
port(
carryIn: IN std_logic;
A: IN std_logic;
B: IN std_logic;
output: OUT std_logic;
F: OUT std_logic
);
end comp
浏览 65提问于2019-05-09得票数 1
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我正在试图编译以下代码，
--data output
with counter select
--select DATA_IN between 0 <= counter <= 55 select DATA_IN
DATA_OUT <= DATA_IN when ("000000" <= counter <= "110111"),
--select parity_reg(0) between 56<= counter <= 63 select parity
浏览 0提问于2016-02-23得票数 0
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1回答
在VHDL中，我们如何声明输出数组。我知道如何将信号声明为数组，首先声明类型，然后将信号定义为这种类型。在输出上也可以这样做吗？
浏览 4提问于2015-01-28得票数 5
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1回答
尝试获取vhdl或ada源文件，匹配关键字，并将其替换为列表中的关键字。然而，我的regex并不是用来处理ignorecase和multiline的，它是由$1和$2组成的。有什么想法吗？谢谢。
$ErrorActionPreference = 'Stop'
$script:regop_gi = [Text.RegularExpressions.RegexOptions]::IgnoreCase -bor [Text.RegularExpressions.RegexOptions]::Multiline
function ReplaceKeyWords {
para
浏览 11提问于2022-05-22得票数 0
我有一个VHDL问题:对于家庭作业，我们必须为我们设计的电路编写一个带有断言的测试平台。我们应该测试每一个信号组合为位比较器。我想用for循环来解决这个问题，如下所示：
architecture ts of testbench is
signal a: std_logic_vector(3 downto 0) := "0000";
signal b: std_logic_vector(3 downto 0) := "1011";
signal c1, c0: std_logic := '0';
begin
TEST: entity forBi
浏览 0提问于2019-12-25得票数 2
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希望在.vimrc中添加一个函数来自动获取双引号之间的文本。
如果当前线路是
add_file -vhdl -lib work "../src/abc.vhd"
该函数将得到../src/abc.vhd
浏览 0提问于2017-07-21得票数 2
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我正在用累加器编码一个4位二进制加法器：
library ieee;
use ieee.std_logic_1164.all;
entity binadder is
port(n,clk,sh:in bit;
x,y:inout std_logic_vector(3 downto 0);
co:inout bit;
done:out bit);
end binadder;
architecture binadder of binadder is
signal state: integer range 0 to 3;
s
浏览 4提问于2009-12-01得票数 2
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1回答
我正在使用lex & yacc编写一个VHDL解析器。VHDL具有一些语言特性，使其以类似于C的方式对上下文敏感。例如，类推结构会影响解析器是否应该将某个内容标记为标识符，而不是TYPEDEF_NAME。
当您需要基于"use“语句引用的另一个文件(类似于Java或Python中的”导入“)构建符号表时，就会遇到困难。
library ieee;
use ieee.std_logic_1164.all;
-- code which uses something defined in ieee.std_logic_1164 package
在C中，这是相当直截了当的，因为预处理
浏览 1提问于2015-09-23得票数 1
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我有以下XML。
<?xml version="1.0" encoding="UTF-8"?>
<testsuites tests="10" failures="0" disabled="0" errors="0" time="0.001" name="AllTests">
<testsuite name="TestOne" tests="5" failures="0" disabled
浏览 0提问于2011-01-27得票数 10
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我有一个makefile，我想在正确的库中编译我的每个vhdl文件。这是我的密码：
$(DEBUG)for core_lib in $(CORE_LIB_LIST); \
do for core_lib_src_vhd in $($$core_lib.VHDL_SRC_FILES_LIST); \
do $(COMPILER_VHDL) $(CC_VHDL_OPTIONS) $(COVER_OPTIONS) -work $$core_lib $(BLOCK_PATH)/cores/$$core_lib_src_vhd; \
don
浏览 5提问于2017-07-10得票数 0
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2回答
我正在对现有的linux c++项目做一些修改。
在/vobs/ua/HDL/VHDL/CmdUtil/src/help.c中，我对func的定义如下：
void func(){
...
}
在/vobs/ua/HDL/Interface/cli/src/cliSystem.C文件中，我编写了以下代码：
extern void func();
...
void func1(){
...
func();
...
}
在/vobs/ua/HDL/VHDL/DsnMgr/src/shell.c文件中，我写了以下内容：
extern void func();
...
void func2(
浏览 0提问于2017-04-21得票数 0
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1回答
在gwan.h头文件中，我看到了LG_VHDL。据我所知，VHDL主要用于FPGA编程。
你能告诉我为什么，怎么会有与vhdl相关的东西？我在任何地方都找不到gwan和vhdl。
vhdl是一种描述语言，您可以描述硬件应该如何工作，还有一个非常复杂的编译器使其成为现实。怎么可能用vhdl描述cgi呢？
谢谢
浏览 3提问于2013-08-30得票数 3
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2回答
为什么我要用VHDL创建一个测试工作台/测试床？坐下来操纵模拟器中的信号，以确保VHDL代码的行为正确，难道不是很好吗？
浏览 2提问于2015-05-02得票数 2
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1回答
我只是在学习VHDL的语法，我想将'1'的初始值赋给Qout(0)和rest '0'。
我找不到显示正确语法的引用。
这给了我一个错误：
signal Qout: Std_Logic_Vector (4 downto 0) :='1';
浏览 10提问于2020-02-21得票数 0
关于如何在VHDL和SystemVerilog之间传递2D数组的文档似乎很少。我在VHDL中有以下类型的端口：
package my_package is
type my_array_t is array (natural range <>) of std_logic_vector(N-1 downto 0);
end my_package
entity my_entity is
port(
my_input : in my_array_t(M-1 downto 0);
my_output : out my_array_t(M-
浏览 11提问于2022-05-20得票数 0
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我在全球范围内转变了公司模式。但我不想用vhdl模式打开它。
我添加钩子来关闭它的vhdl模式钩子。但在vhdl模式下，它仍能在微型缓冲器中工作。
当主模式是vhdl模式时，我如何才能将其关闭？
浏览 2提问于2014-06-19得票数 1
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2回答
我正在microblaze xilinx 13.1中实现UART。我想将RX值存储在fifo中，fifo是使用VHDL中的xilinx ipcore实现的。
我像这样得到了接收到的字节，
while(1) {
Recvd_Byte = XUartLite_RecvByte(0x40600000);
}
我已经在我的VHDL代码中实现了fifo。system.xmp和先进先出都是我顶部模块下的组件。
如何在C代码中访问这个Recvd_Byte，并在VHDL语言中传递给先进先出(Fifo_wr_data)。
请帮帮我。我是microblaze的新手。
浏览 3提问于2014-05-13得票数 1
当我使用vim或neovim编辑vhdl文件时，“if- or -end if；”语句永远不会正确自动缩进。当我输入“if然后”并输入时，如下所示：
if xxx then
|
这很好。然后我不停地输入“end”和一个空格，看起来就像：
if xxx then
end |
在我通过输入“if；”来完成这个语句之后，它看起来如下所示：
if xxx then
end if;
那我怎么才能解决这个问题？
文件类型为/usr/share/vim/vim82/indent/vhdl.vim. vhdl ，vim版本为8.2，由vim加载的实现vhdl缩进的脚本为。
浏览 3提问于2021-12-02得票数 2
3回答
我对vhdl很陌生。我有一个代码，如下(子程序编译非常好)。我无法修复以下错误
**错误:C:/User/acer/Desktop/ALU new/ALU_VHDL.vhd(110)：非法顺序语句。**错误:C:/User/acer/Desktop/ALU new/ALU_VHDL.vhd(115)：非法顺序语句。**错误:C:/User/acer/Desktop/ALU new/ALU_VHDL.vhd(120)：非法顺序语句。**错误:C:/User/acer/Desktop/ALU new/ALU_VHDL.vhd(128)：非法顺序语句。**警告:14C:/User/acer/Desk
浏览 4提问于2013-12-17得票数 0
3回答
我正试图解析我的VHDL代码以进行一些额外的检查。
我正在寻找一个正则表达式来检查VHDL中的相关标识符。我还没来得及接受治疗。
它有以下规则：
可能只包含字母(A.Z a.z)数字(0..9)和下划线('_')
必须以字母和字母开头
不可能以下划线字符结尾。
可能不包括连续两个下划线字符。
所以我现在的问题是检查两个连续的下划线字符.
更新:我想我自己刚回答了这个问题.请再核对一次
[A-Za-z](_?[A-Za-z0-9])*
浏览 1提问于2011-10-31得票数 4
sudo apt-get install ghdl
似乎一切都安装正确，但没有VHDL2008库。如何添加这些内容？
/usr/bin/ghdl -i --std=08 --work=work /home/user/Projects/endian_swapper/tests/../hdl/endian_swapper.vhdl && \
/usr/bin/ghdl -m --std=08 --work=work endian_swapper_vhdl
/usr/bin/ghdl-gcc:warning: library ieee does not exists for
浏览 8提问于2020-04-14得票数 1
我正在尝试用VHDL-AMS为下面的for-loop用C语言写一个代码。
for (i=0; i<m; i*=k)
在上面的例子中，我在特定的步骤‘i=i*k’中递增。我无法在VHDL-AMS中找到这个问题的解决方案。
浏览 2提问于2016-05-09得票数 0
我有多个来自不同来源的VHDL代码，我想把它们组合成一个系统。 我的理解是，我必须从每个代码中提取我感兴趣的实体和架构，然后创建一个将它们组合在一起的新实体，并且架构也是如此。 我遗漏了如何在这个过程中使用它们的下一步。 如果能从你们那里得到一些关于如何正确操作的技巧和技巧，并避免像我这样的VHDL新手可能会犯的错误，那就太好了。 该图总结了我所拥有的和我所需要的。 Multiple VHDL to one 问候
浏览 66提问于2021-01-11得票数 0
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在VHDL中，我有一个记录数组。我想要做一个if语句，在这个语句中，我检查该记录的某些元素在数组的每个索引中是否都是'0‘。我该怎么做呢？所以如果我有
type offset_t is record
a : std_logic;
b : std_logic;
end record
type offset_array is (7 downto 0) of offset_t;
type blah is record
offset2 : offset_array;
end record
如何检查offset2(7 downto 0)的"a“元素是否为0？if语句是什么？我尝
浏览 3提问于2013-06-25得票数 1
使用以下VHDL代码：
to_signed(-1, 32) rem to_signed(4, 32)
根据我从各种来源和了解到的情况，这将产生结果-1，但它返回3，就像mod一样。为什么？
谢谢!
浏览 1提问于2018-03-15得票数 1
回答已采纳
3回答
我想知道是否有可能从xilinx的原理图中生成vhdl代码。我知道反向是可行的。我想要这样做，因为我很好奇在我完成了mips R2000的数据路径后，代码会是什么样子，而且这也是一种通过更改代码中的关键行来修改大型原理图的简单方法。我已经使用了原理图和vhdl，但我希望看到整个数据路径是用vhdl编写的。我使用的是Xilinx 12.3。谢谢!
浏览 1提问于2012-01-23得票数 1
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1回答
用C语言编程调用VHDL实现
、、、、
我正在考虑编写一个C函数，它将实数的数组/向量作为参数传递给VHDL实现，VHDL代码使用FPGA中的数组进行一些计算，并将结果返回给C函数。那么，我的问题--如何编写一个C函数来调用VHDL实现呢？有人能像教程、API或其他什么东西那样引导我走向正确的方向吗？
任何帮助都将不胜感激。谢谢！:)
浏览 3提问于2015-06-18得票数 2
我想用两个泛型合成一个通用MUX：
words)wordSize (以位数计) addressSize (以位数计)
根据这些非常相似的问题：和，这似乎相当容易。问题是:我必须使用vhdl 93，这两个答案都假设vhdl 2008和/或仅提供一个泛型。
entity Mux is
generic (
addressSize : integer := 2;
wordSize : integer := 32
);
port (
…
);
end entity;
architecture RTL of Mux i
浏览 7提问于2022-05-10得票数 0
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1回答
我正在尝试用VHDL创建RGB到YUV的转换器。
Y = 0.299 x R + 0.587 x G + 0.114 x B
U = -0.147 x R - 0.289 x G + 0.436 x B
V = 0.615 x R - 0.515 x G -0.100 x B
在这个公式中，我必须使用和多个浮点数，如0.299，0.587等。如何用浮点数创建可综合的VHDL语言？
浏览 10提问于2019-10-28得票数 2
2回答
我是VHDL编程的初学者。我正在尝试用VHDL实现倍频器。我已经实现了分频，但是倍频并不是那么简单。请给出一个实现它的想法。
浏览 1提问于2013-12-31得票数 1
2回答
好的，这个问题更像是一个讨论。我有一个用VHDL实现pipelined MIPS处理器的项目。
我完全熟悉流水线的概念，但我从未用VHDL实现过它。有哪些好的资源可以学习在VHDL中实现pipelined processors。
我需要抢先一步？
浏览 1提问于2013-07-12得票数 2
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如果我在verilog中显示这条总线，它都是红色的x： // VERILOG: unassigned signal sigx
reg [15:0] sigx; //displays as RED in gtkwaves 如果我用VHDL语言显示这条总线，它全是绿色的u，这很容易漏掉： -- unassigned signal sigu
signal sigu : std_logic_vector(15 downto 0); --displays as GREEN?! in gtkwaves 如何为VHDL正确配置gtkwave，使其具有与verilog相同的行为，将未知值显示为红色而不是绿色
浏览 10提问于2019-05-15得票数 0
2回答
如何禁用对文件中一段文本的解析？
、、、、
我的文件结构是：
`pragma TOKEN1_NAME TOKEN1_VALUE
`pragma TOKEN2_NAME TOKEN2_VALUE
`pragma TOKEN3_NAME TOKEN3_VALUE
`pragma TOKEN4_NAME TOKEN4_VALUE
VHDL_TEXT{
// A valid VHDL text goes here.
}
`pragma TOKEN2_NAME TOKEN2_VALUE
VHDL_TEXT{
// VHDL text
}
我需要将VHDL文本传递给输出文件。我可以通过在lex文件末尾设置一个默认规则来做到这一点：
Ru
浏览 3提问于2015-01-04得票数 0
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我想在Modelsim中的VHDL设计中找到一种返回特定路径库名称的方法。
给出了一个具有"/mega_tb/D0“路径的VHDL设计。这是在一个不是“工作”的图书馆里编译的，比如"libnwork“。当然，我可以在我的“do”文件中查看以获得正确的lib名称。或者我可以在ModelSim的Library选项卡中搜索。但是，我希望拥有或创建一个modelsim命令，以后可以在Tcl脚本中使用该命令，以获得正确的库名。
浏览 4提问于2013-11-29得票数 1
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1回答
对所有人来说，我是VHDL的新手。我有一个工作的设计，然而，我的模拟一直运行，直到我取消模拟。在测试平台上，如何在x时钟周期后停止模拟？这是在时钟过程中完成的吗？
clk_process :process
begin
clk <= '0';
wait for clk_period/2;
clk <= '1';
wait for clk_period/2;
end process;
拜托了，谢谢！
浏览 4提问于2016-04-26得票数 1
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我现在正在学习emacs，并试图写一个简单的vhdl程序来测试。我可以看到vhdl模式可能是一个有趣的特性，但我想知道如何暂时关闭它，以及稍后如何重新激活它。
浏览 4提问于2009-09-01得票数 1
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8回答
原来的问题是：
在VHDL中有哪些真正有用但深奥的语言特性，您实际上已经能够使用这些特性来完成有用的工作？
原来的问题被删除了，我只是在回答。我认为这是一个有趣的问题，特别是当您将VHDL与其他(正常)编程语言进行比较时。
免责声明:我在VHDL中只做了几个微不足道的例子。
但我特别喜欢的是，与其他编程语言相比(这可能不是您要问的，但我认为仅仅为了这些，每个程序员都应该知道一些VHDL )：
：一个接口有几个不同的实现(体系结构)，并且很容易地交换它们的能力。是语言模型固有的低开销并行性。这让我想起了数据流语言。
浏览 8提问于2009-06-22得票数 10
在任何版本的VHDL中，可能在2008年，在声明之前使用某种类型吗？
例如，在实体的体系结构中有一个数组声明：
type my_array is array (integer range <>) of my_type;
仍然在相同的体系结构部分，但在后面的文件中，我有以下内容：
type my_type is record
my_field: signed(31 downto 0);
end record;
现在，这在Vivado中产生了以下错误：
未声明Synth 8-1031 my_type
当然，解决方案是将记录声明移到数组声明的上方。然而，随着类型数量的增
浏览 5提问于2016-09-21得票数 1
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1回答
我正在尝试使用vim 7.2 (在Windows XP上)自动缩进和格式化一些VHDL和Matlab代码。为此，我尝试使用"gg=G“命令。然而，这并不能正常工作。代码根本没有适当地缩进。
举个例子，我有下面的源代码，它已经被适当地缩进了：
% This function is based on the code_g_generator() function
function [v_code] = get_code(n_code_number)
% There is no need to clear the persistent variables in this function
m
浏览 2提问于2010-04-27得票数 5
我对VHDL很陌生，我想知道如何在4位数字上使用符号扩展来将其扩展到16位数。我理解符号扩展的概念以及它是如何工作的，但是我很难在我的VHDL分配中找到一种实现它的方法。我有一个小小的开始，但我想知道从这里到哪里。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
Entity Signextend is
port(
numIn : in std_logic_vector( 3 downto 0);
numOut : o
浏览 8提问于2022-03-12得票数 1
1回答
我有下面这行verilog代码，我想把它转换成vhdl：
assign {cout,sum} = ( add ) ? ( in_a + in_b + cin ) : ( in_a - in_b - cin );
我该如何在vhdl中做到这一点？
浏览 4提问于2012-11-30得票数 1
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我是否可以调用如下函数：
label1: component_name PORT MAP (x AND y, b SSL 3, output);
用VHDL？
我搜索了很多，直到我决定在这里发布，也阅读了VHDL手册，但它并没有说你不能，尽管它也没有显示它是可能的。
我现在在macOS上，所以我不能测试它。
编辑:我正在使用Altera Quartus 16.0
提前感谢！
浏览 0提问于2016-11-03得票数 0
1回答
我试图学习VHDL，作为练习，我试图构建一个非常简单的串行端口，它使用RS-232风格的信令(8N1格式)。
下面是这个小项目中两个vhdl文件的代码..。
“glue.vhd”(顶层模块)
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
use ieee.std_logic_unsigned.all;
library MACHXO2;
use MACHXO2.components.all;
entity Glue is
port(
tx : out std_logic := &
浏览 3提问于2017-04-25得票数 1
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我在文档中找不到用icarus将VHDL代码转换为Verilog的例子。我发现了如何对VHDL 做verilog。我试图修改命令以在上执行VHDL转换：
$ iverilog -tvlog95 -o button_deb.v button_deb.vhdl
button_deb.vhdl:3: syntax error
I give up.
但我有语法错误。我的VHDL代码错了吗？或者是iverilog命令出错了？
浏览 14提问于2016-01-06得票数 1
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在VHDL中有没有求整数平方根的算法或代码？代码不能包含这些库：
IEEE.std_logic_arith.all;
IEEE.std_logic_unsigned.all;
IEEE.math_real.all;
IEEE.std_logic_signed.all;
IEEE.std_logic_unsigned.all;
浏览 7提问于2016-11-24得票数 0
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