如何在xilinx vivado中找到充分使用的LUT-FF对的可用数量？
在Xilinx Vivado中，可以通过以下步骤找到充分使用的LUT-FF对的可用数量：
- 打开Vivado软件，并创建或打开一个项目。
- 在左侧导航栏中选择"Flow Navigator"。
- 在Flow Navigator中，选择"Synthesis"。
- 在Synthesis选项卡中，选择"Open Synthesized Design"。
- 在Synthesized Design视图中，可以看到综合后的设计结构。
- 找到并展开"Design Statistics"部分。
- 在"Design Statistics"中，可以找到各种资源使用情况的统计信息。
- 找到"Slice Logic"或类似的选项，并展开它。
- 在"Slice Logic"中，可以找到"LUT-FF Pair"或类似的选项。
- 在"LUT-FF Pair"中，可以看到使用的LUT-FF对的数量。
这样，你就可以找到充分使用的LUT-FF对的可用数量了。
请注意，以上步骤仅适用于Xilinx Vivado软件，不同版本的软件界面可能会有所不同。此外，具体的资源使用情况可能会因设计的复杂性和优化设置而有所不同。
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我对verilog-hdl设计是个新手。我使用xilinx vivado来综合和实现这个设计。本设计基本上是一种FFT算法。我想计算设计使用的“完全使用的LUT-FF对”的百分比。通过选择FPGA器件实现后，完全使用的LUT-FF对消耗的总数为162。我已经附上了报告。我没有找到总的否。可用的完全使用的LUT-FF对。从报告中我能找到总数是多少吗？存在于该FPGA设备中的完全使用的LUT-FF对，或者我在哪里可以找到它？
<code>B0</code>
浏览 136提问于2020-11-16得票数 1
我最近通过运行sudo ./xsetup在Ubuntu上安装了Vivado 2019.1。我没有注意Vivado的安装位置，所以默认情况下它安装在/tools/Xilinx/Vivado中。正因为如此，我无法在那里运行应用程序。因此，我决定卸载它。我运行./xsetup -Uninstall，但它给出了如下错误。
Exception in thread "main" java.lang.NullPointerException
at java.base/java.io.File.<init>(Unknown Source)
at com.xilinx.install
浏览 0提问于2019-07-04得票数 2
2回答
我有Ubuntu18.04，并且安装了Xilinx Vivado 2019.1。 安装很顺利，我把它安装在home/Desktop目录中，而不是通常的opt/Xilinx目录中。我想知道如何启动它，因为我已经安装了它。这是我在Desktop/Xilinx上的文件 DocNav
Downloads
sdk
Vivado
xic
'Documentation Navigator.desktop'
'Vivado 2019.1.desktop'
'Vivado HLS 2019.1.desktop' 非常感谢您的帮助！
浏览 57提问于2020-10-28得票数 0
我在Linux中使用了pcap.h头文件来解析pcap文件。该程序将正确地编译和解析数据包。但是，我想将相同的逻辑放在FPGA上，为此，我使用了Xilinx Vivado HLS工具。我在Xilinx Vivado中遇到了链接pcap.h文件的问题。因此，现在我有两个选择: 1.如何在Xilinx Vivado HLS中链接外部库? 2.如果1.不可能，我想知道是否可以在不使用pcap.h头文件的情况下解析pcap包？
浏览 1提问于2018-04-06得票数 0
3回答
我编写了一些vivado RTL，然后向实体的端口添加了一些vhdl属性，以定义Xilinx Vivado工具的接口，如下所示：
library ieee;
use ieee.std_logic_1164.all;
entity vivado_rtl_island is
port(
-- Clocks
i_m50_clk :in std_logic;
i_m50_rst :in std_logic;
浏览 5提问于2019-06-04得票数 2
2回答
当我尝试运行合成时，我得到一个意外的错误。
这是终端错误:无预设参数:低PresetParam: pcw_ddr_priority_writeport_0异常程序终止(11)
和下面的错误日志
#
# An unexpected error has occurred (11)
#
Stack:
/opt/Xilinx/Vivado/2016.2/tps/lnx64/jre/lib/amd64/server/libjvm.so(+0x91ab39) [0x7f96f049cb39]
/opt/Xilinx/Vivado/2016.2/tps/lnx64/jre/lib/amd64/server/
浏览 6提问于2017-03-06得票数 0
我刚刚用以下命令创建了一个文本文件来启动Xilinx软件。如何从终端直接运行这个文本文件，这样我就不需要手动地在终端中复制和粘贴所有这些命令。
abc@alpha:source /Xilinx/Vivado/2021.1/settings64.sh
abc@alpha:source /Xilinx/Vitis/2021.1/settings64.sh
vivado
浏览 0提问于2021-10-05得票数 -1
我正在使用Ubuntu14.10 x64和Vivado设计套件2014.4的清晰安装和更新1。Vivado运行，但是Vivado HLS在启动时崩溃，没有任何错误。
user@user-Precision-M4800:/opt/Xilinx/Vivado_HLS/2014.4/bin$ ./vivado_hls
================================================================
Vivado(TM) HLS - High-Level Synthesis from C, C++ and SystemC
Version 2014
浏览 7提问于2015-04-16得票数 3
回答已采纳
我在Ubuntu14.04 x64上运行Vivado HLS 2014.4 (x64)。在Vivado HLS 2012中，一切都能正常工作。在Vivado HLS 2014.4中，GUI和综合可以工作，但testbench的编译不能。
我收到了数以千计的这样的错误：
Building file: /home/nic30/vivado/tb_axis_test.cpp
Invoking: GCC C++ Compiler
g++ -DAESL_TB -D__llvm__ -D__kernel -D__global -Dglobal -Dlocal -D__local -Dconstant -D
浏览 9提问于2015-03-31得票数 4
我想知道如何直接从命令行启动"Xilinx“(XSDK)？
目前，我通过首先启动"vivado“启动XSDK，然后转到”File-> launching“菜单。但是，总是先打开Vivado有点麻烦，只是打开"Xilinx“。我想要做的是直接从windows 10下的启动"Xilinx“，然后在"project_1.sdk”下打开前面的项目，然后继续我上次所做的工作。
浏览 0提问于2019-08-22得票数 3
我有一个测试环境，需要移植到Xilinx Vivado。
Vivado与Modelsim vlib和vmap有什么相似之处？请包括完整的命令和任何相关的细节。
浏览 0提问于2018-10-19得票数 1
1回答
免责声明:在研究编译错误详细信息之前，我问了这个问题。简而言之， 异常定义中的变量类型定义错误阻止了正确的合成。
除非您愿意找到正确的gcc编译器来运行Vivado综合，否则我建议您使用Linux来完成这项任务。
我试图运行示例代码，但在运行以下代码时：
import hls4ml
#Fetch a keras model from our example repository
#This will download our example model to your working directory and return an example configuration file
c
浏览 5提问于2021-04-02得票数 0
我有一组python模块，我希望在linux和MinGW (Windows)上都能使用。
虽然subprocess在Linux上运行良好，但在windows上，subprocess.call/Popen不断抛出错误，指出找不到所需的二进制文件。
例如，我经常使用Xilinx的Vivado (EDA工具)。虽然只需在mingw提示符中键入" vivado“即可正常工作，并且vivado已启动，但如果我尝试通过子进程调用vivado，则会收到一个错误，提示找不到该文件。
我的mingw环境路径变量包含：/c/Xilinx/Vivado/2015.2/bin，这是找到vivado二进制文件的
浏览 0提问于2017-05-23得票数 1
我已经在谷歌上搜索过了，但我没有找到这个警告Wint-in-bool-context的原因
编译器会给我以下警告：
In file included from /tools/Xilinx/Vivado/2020.1/include/ap_common.h:641,
from /tools/Xilinx/Vivado/2020.1/include/ap_int.h:54,
from src/matrix_mult.h:35,
from src/host.cpp:33:
/tools/Xilinx
浏览 10提问于2021-01-29得票数 0
假设我使用的是xilinx Vivado，其中包含以下verilog代码，我使用insert模块将其插入到块设计中： module vivado_amm_ip #(
parameter lw = 8,
parameter aw = 32,
parameter dw = 64
) (
// Avalon Master
/*Synchrnous Reset Output To Avalon */
output wire m_amm_
浏览 555提问于2020-09-24得票数 0
我正在尝试运行一个示例C++ ZMQ客户端。代码使用g++编译很好，但我无法运行生成的可执行文件，原因是以下错误。
./pairserver.out: /opt/Xilinx/Vivado/2016.1/lib/lnx64.o/libstdc++.so.6: version `CXXABI_1.3.9' not found (required by ./pairserver.out)
./pairserver.out: /opt/Xilinx/Vivado/2016.1/lib/lnx64.o/libstdc++.so.6: version `GLIBCXX_3.4.20' n
浏览 4提问于2018-09-20得票数 0
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1回答
export ARCH=arm
export CROSS_COMPILE=arm-xilinx-linux-gnueabi-
source /home/Vivado/2014.4/settings64.sh
产出：
bash: /home/Vivado/2014.4/settings64.sh: No such file or directory
我的主目录中有Vivado文件。在上述情况下，即使我给出了主目录的路径，它的意思是No such file or directory。
浏览 0提问于2015-10-02得票数 -1
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我尝试使用Mem(1024，UInt(width=xLen))；但在Xilinx vivado.The memory中合成生成的verilog文件后，将其映射为分布式ram。理解和编辑生成的RTL文件真的很难。有没有任何明确的方法来定义内存，它可以推断为块ram。 感谢和问候，
浏览 12提问于2020-11-02得票数 1
一些背景： Vivado有一个CLI，可以通过windows提示符使用
C:/path_to_vivado/bin/vivado -mode tcl。
它静默地调用几个.bat文件，并设置几个环境变量，直到以下内容：
因此，基本上在这一点上，您有一个tcl解释器，它提供vivado对象、命令、接口等。
(例如lindex [get_parts] 0 )
目标：我想要的是使用python包装它。我已经有了一些有用的东西，但我想要更多我不知道如何实现的东西。
我想要的是这样的东西
代码：
import subprocess
from subprocess import PIPE, STDOUT
s
浏览 5提问于2019-11-05得票数 0
1回答
我们有一个设置，两个Xilinx FPGA设备分别连接到一台计算机。我们使用Vivado Tcl控制台在我们的自动化环境中对FPGA进行编程。我能够一个接一个地成功地对这两个设备进行编程。但是，我正在尝试通过并行启动两个vivado实例并同时对每个设备进行编程来减少编程时间。在这样做的过程中，我得到了如下错误： Targets(s) ", jsn-JTAG-SMT2-XXXXXXXXjsn-JTAG-HS3-XXXXXXXX" may be locked by another hw_server.
Error Message: ERROR: [Common 17-39] &
浏览 140提问于2020-09-18得票数 1
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2回答
我正在尝试构建项目。克隆后，我尝试在parallella-fpga文件夹中运行"make“命令，但在终端中收到以下消息：
make -C AdiHDLLib/ lib
make[1]: Entering directory '/home/hadi/Vivado/project/parallella-fpga/AdiHDLLib'
make -C library/ all
make[2]: Entering directory '/home/hadi/Vivado/project/parallella-fpga/AdiHDLLib/library'
mak
浏览 2提问于2018-05-27得票数 0
如何根据索引值从std_logic_vector中编写额外字节的泛型函数？
library ieee;
use ieee.std_logic_1164.all;
use std.textio.all;
entity tmp is
end entity;
architecture beh of tmp is
function get_byte(
idx: in integer;
dat: in std_logic_vector
) return std_logic_vector is
constant msb :integer := (idx+1)*8 - 1;
浏览 5提问于2022-03-16得票数 1
我已经在我的Ubuntu18.0上安装了vivado，但是我在尝试卸载它时遇到了困难。
我尝试了以下两个教程，但他们的方法对我无效。
https://forums.xilinx.com/t5/7-Series-FPGAs/Uninstalling-Vivado-2016-1-ubuntu-16-04-1/td-p/748481
卸载程序
首先，我没有第二个教程中提到的目录
/opt/folder you have installed Xilinx/.xinstall/bin/lin`
上面提到的目录中没有/bin文件。我有以下文件：
/.xinstall/DocNav
/.xinstall/
浏览 0提问于2019-01-09得票数 2
1回答
我正在尝试在ubuntu18.04.4对接环境中安装petalinux 2020.1。我在之后创建了码头映像，并从创建了码头容器。我能够使用以下命令创建petalinux项目
$ petalinux-create -t project -s /host/xilinx-zcu102-v2020.1-final.bsp
INFO: Create project:
INFO: Projects:
INFO: * xilinx-zcu102-2020.1
INFO: has been successfully installed to /home/vivado/
INFO: New project
浏览 2提问于2020-12-22得票数 0
1回答
我正在尝试在ZYNQ fpga上实现一个riscv核心。我正在做一些优化方法来提高它的性能。 如何强制xilinx vivado在我的设计中使用DSP进行任何算术运算？
浏览 75提问于2019-08-26得票数 2
回答已采纳
在Vivado中运行"Implementation“步骤时，会创建一个SDF文件以及用于实施后功能/时序模拟的网表。当我在此SDF文件中更改延迟约束并运行Timing Simulation时，SDF文件被重写，编辑的约束被移除，替换原始值。
有什么帮助吗？
来自Xilinx文章的链接：
浏览 29提问于2018-02-27得票数 0
如何在Xilinx Vivado中将整个HDL文件从空格转换为制表符？
我已经在下面给出了我自己的答案，但不会以任何方式投票。
有没有更好的方式让所有人都知道？
浏览 9提问于2018-03-24得票数 1
1回答
所以我已经从Vivado 2015.4升级到了2016.2。我使用Vivado编译加密IP的模拟文件。当我启动Modelsim 10.4时，出现了一个新的错误：
sources_1/ip/output_buffer/sim/output_buffer.v(289): Module 'fifo_generator_v13_1_1' is not defined.
我注意到的第一件事是，在我的项目流程中，生成的模拟文件现在是verilog，这可能是我问题的根源，因为我通常模拟VHDL。
首先，我编译各种库，比如fifo_generator库：
compile_simlib -sim
浏览 4提问于2016-10-12得票数 2
2回答
我想问那些熟悉Xilinx Zynq和相关设计工具的人.
如果不使用Xilinx工具链(Vivado/SDK)，就可以编译和运行Zynq 7010 (7010 ()，)的C代码
如果不使用Xilinx工具链(Vivado/SDK)，可以在Zynq，上组装和运行ARM汇编代码(Thumb2)吗？这意味着编写一个不使用任何Xilinx驱动程序库或自动生成init代码的程序(即构造您自己的简单向量表，为各种异常处理程序提供定义，等等)。
如果没有，至少可以从SDK中组装和链接ARM程序集代码吗？
我正在帮助将嵌入式系统入门课程从STM32F4 (ARM M3 dev board)
浏览 5提问于2017-01-19得票数 3
我要学习使用部分重新配置的xilinx板。我读过xilinx指南，了解ISE、预先计划和vivado。但从一开始我就找不到任何例子。开头有简单的示例代码吗？部分重新配置项目的步骤是用xilinx用户指南(Ug720)编写的，但是没有任何verilog或vhdl代码可用于合成和推进它们！有简单的代码从它们开始吗？
浏览 1提问于2015-03-05得票数 1
回答已采纳
我将一个变量的名称保存为字符串(它将从一个配置文件中读取)。我想评估这个环境变量，例如将它的值打印到控制台。我不知道该怎么做。
我现在的剧本：
@echo off
set env_var=VIVADO_BAT_PATH_2018_3
set str=set vivado_bat_path=%env_var%
%str%
echo "bat path: %vivado_bat_path%"
set str=set vivado_bat_path=%%env_var%%
%str%
echo "bat path: %vivado_bat_path%"
其目
浏览 4提问于2020-11-04得票数 0
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1回答
我有一个可以使用Vivado HLS (vivado_hls -f run_vhls.tcl)运行的tcl脚本。
当我使用内置的Vivado HLS tcl shell运行它时，它工作得很好。注意:显然外壳是基于Cygwin的(就像我做pwd时，它给出了: /cygdrive/c/etc)
当我使用Cygwin 运行tcl脚本时，它会生成所有hls输出，与内置的VHLS相比有两个警告/错误：
1. At the start of the run:
@I 10运行'C:/Xilinx/Vivado_HLS/2015.2/bin/unwrapped/win64.o/v
浏览 1提问于2015-09-22得票数 0
我用了一个简单的"Hello，world“。Xilinx Vivado IDE 2014.2版中的OpenCL程序，该程序声明了它的。其中一个代码片段如下所示：
#include <CL/opencl.h>
...
// Connect to a compute device
//
int gpu = 1;
err = clGetDeviceIDs(NULL, gpu ? CL_DEVICE_TYPE_GPU : CL_DEVICE_TYPE_CPU, 1, &device_id, NULL);
if (err != CL_SUCCESS)
{
浏览 0提问于2014-08-11得票数 1
1回答
我正在尝试模拟D触发器的亚稳态。使用Xilinx ISE和Vivado中的理想时钟生成，我看不到亚稳定现象。我需要指定具有上升和下降时间的时钟，以使亚稳态发生。我找不到一种在Xilinx中这样做的方法。欢迎对此提出任何建议。
浏览 0提问于2017-01-15得票数 0
我有一个项目，需要在Xilinx Vivado工具链和Quartus工具链中构建。在设计中，我有一些时钟跨域IP，这是特定于供应商。在Vivado或Quartus预处理步骤中有没有一个标准定义，我可以用来控制一个IP与另一个IP的ifdef？
浏览 12提问于2020-04-16得票数 0
1回答
我想在C/ C++中执行CLAHE算法(如MATLAB中的adapthisteq函数)，因为目前codegen还不支持adapthisteq函数。
有什么替代方案吗？
我想在Xilinx Vivado HLS上实现这一点。虽然OpenCV支持这种算法，但它还没有可综合的对应物。要在Vivado HLS上使用CLAHE算法的源代码，我还有其他选择吗？
我正在使用MATLAB R2014b和Vivado 2014.4。(两者都在Windows 7上)
浏览 2提问于2015-01-27得票数 0
1回答
Xilinx系统生成器可用于原始MATLAB参考模型和实际HW板之间的联合仿真。在VIVADO HLS中，我们可以按照类似的步骤在原始C++参考模型(在HDL语言的数据类型和算法优化之前)和实际的HW板之间进行协同仿真吗？
浏览 82提问于2020-06-11得票数 1
回答已采纳
1回答
我使用的是vivado 2017.1，我的目的是计算FIR滤波器的功耗。我在xilinx ISE中使用verilog编码，并在vivado中导入这些文件。我已经在testbench中使用这些命令生成了.vcd和.saif文件。 initial begin
$dumpfile("test.vcd");
$dumpvars(1, testbench_FIR.uut);
end 我的问题是，如何同时使用.vcd和.saif文件来实现此目的。我知道这两个之间的区别。我可以上传.saif文件在电源报告的“切换”标签，但我找不到任何其他地方，我可以上传我的
浏览 107提问于2019-05-21得票数 0
我使用Xilinx来安装Vivado，用于一个大学项目，但在卸载之后，我无法消除每次启动笔记本时都会弹出的错误。还有其他人遇到过这种情况吗？
浏览 1提问于2020-01-18得票数 0
回答已采纳
我使用的是Xilinx Vivado 2015.2 64位。
在运行下面的模拟时，我得到了以下错误：
FATAL_ERROR: Vivado模拟器内核发现了无法恢复的异常情况。进程将终止。
现在这个模块：
module q();
wire a,b;
endmodule
模块的测试工作台：
module tb_q();
reg a,b;
int gan [4] [$];
initial
begin
gan[2].push_back(67);
$monitor("gan= %p",gan);
end
endmodule
任何帮助都将深表感谢。
谢谢。
浏览 3提问于2016-09-18得票数 1
我正在用Xilinx的vivado在verilog编程。
我想知道为什么对某些输出我们使用reg
例如，reg [3:0] encoder_output，我们使用它，因为我们的16到4编码器有4个输出，对吗？我假设我们在需要“存储某些东西”时使用reg
我的主意对吗？
浏览 4提问于2015-11-02得票数 4
回答已采纳
我想将我的Cmake更新到版本3.18.4，但是我的‘哪个cmake’被修复为"/tools/Xilinx/Vitis/2020.1/tps/lnx64/cmake-3.3.2/bin/cmake“，因为我当前使用的是VIVADO，可能在我第一次安装它的时候就已经修复了。我已经在/usr/local/中安装了cmake-3.18.4，而且我无法删除cmake-3.3.2，因为我正在积极使用vivado。在这种情况下我能做些什么？
浏览 51提问于2020-10-14得票数 0
回答已采纳
3回答
我在xilinx vivado中写了这样的verilog代码：
module a(input clk, input clk1, output reg [4:0] acc)
initial
begin
acc = 5'd0;
end
always @ (posedge clk or posedge clk1)
begin
acc <= acc+1;
end
endmodule
错误(事件控制中的模糊时钟)是在运行综合时出现的，vivado指出错误出现在"always @ (posedge或posedge clk1)“行中。只发生了一个错误。我想知道为什么会出现这个错误，
浏览 1提问于2014-11-26得票数 0
为什么当我使用Xilinx Vivado的SDK对FPGA端口进行编程时，/dev/ttyUSB0就消失了？我的FPGA程序按预期运行，但我仍在尝试连接到串行端口，以便可以读取输出。
浏览 17提问于2018-02-13得票数 0
回答已采纳
1回答
我是新来的zynq董事会的。我正在尝试使用zynq-xc7z020的XADC，并希望通过vivado和xilinx来查看它的质量。
我通过和教程测试了两种设计方法。合成、实现和生成比特流在vivado中是可以的。在Xilinx中，在对板进行编程之后，当我通过系统调试器或GDB运行一个简单的printf时，我得到了"AHB事务错误“。我在谷歌上搜索了很多次，花了几天时间找它，但没有得到任何解决方案。另外，我试图通过XMD控制台通过"connect“命令连接到板的arm核心。但是控制台在连接JTAG电缆时会出现JTAG连接错误，并完成板的编程。
建议的解决方案没有帮助。
谢谢。
浏览 0提问于2018-05-20得票数 2
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当我试图用iverilog执行我的hdl文件时，我得到了以下错误：
/usr/local/lib/ivl/ivl: /opt/Xilinx/Vivado/2015.3/lib/lnx64.o/libstdc++.so.6: version `GLIBCXX_3.4.20' not found (required by /usr/local/lib/ivl/ivl)
我在Xilinx中模拟的情况也是如此。
我在以前的帖子中试过了所有的东西，但似乎都没有用。还有，当我做了
strings /usr/lib/x86_64-linux-gnu/libstdc++.so.6 | grep GLI
浏览 0提问于2015-11-18得票数 2
我无法在Ubuntu20.04中运行petalinux的安装。
abc@alpha:/scratch2/abc/Xilinx$ /petalinux-v2021.1-final-installer.run /scratch2/abc/Xilinx/Petalinux
它伴随着这个错误。
-bash: /usr/bin/python: No such file or directory
我用终端机编辑我的问题。我不知道我做错了什么。
abc@alpha:/scratch2/abc/Xilinx$ ls
Downloads Petalinux pet
浏览 0提问于2021-10-10得票数 1
我试图交叉编译一个程序，使用OpenMP为ARM Linux。当我将-fopenmp标志添加到编译链中时，会得到以下错误：
arm-xilinx-linux-gnueabi-gcc: error: libgomp.spec: No such file or directory
我不知道编译器应该在哪里查找这个文件。在libgomp.spec上使用locate显示：
locate libgomp.spec
/home/Xilinx/Vivado_HLS/2014.4/lnx32/tools/gcc/lib/libgomp.spec
/usr/lib/gcc/i686-linux-gnu/4.7/
浏览 39提问于2015-12-31得票数 1
我按照本教程在Vivado HLS中创建了两个自定义流IO：、concat和slice ips。
我按照本教程创建了块设计。
我想通过AXI DMA将数据从Zynq PS发送到我的IPS，然后我想将相同的数据写入Zynq PS中的DDR。如何在Xilinx SDK中做到这一点？
浏览 6提问于2021-03-09得票数 0
Vivado HLS未能在kubuntu 17.10上编译c测试平台代码，同一个项目在Windows 10下编译得很好。在Kubuntu和Windows上的解决方案综合上，只有sim在ubuntu上失败。
从日志文件中我认为vivado将它的gcc4.6.3与系统gcc库混为一谈，有人能帮我避免这种情况吗？
问候
INFO: [SIM 2] *************** CSIM start ***************
INFO: [SIM 4] CSIM will launch GCC as the compiler.
Compiling(apcc) ../../../Sourc
浏览 10提问于2017-11-17得票数 1
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