我编写了一些VHDL代码，在Quartus Prime版本中编译得很好。现在我想建立一个测试平台来模拟代码。我遵循英特尔()的一个教程，其中说，在分析和综合之后，我会使用tools -> run模拟工具-> RTL模拟。这就启动了modelsim。我在根安装目录中安装了带有许可密钥的学生版本。当我右击我的实体尝试选择“创建波”，这个按钮是灰色的，它不在教程中。我在下面展示了这一点：
如果我双击实体，我会在文字记录窗口中看到这个错误：
** Error: ModelSim PE Student Edition license key file not found at C:
浏览 0提问于2019-08-11得票数 0
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测试VHDL代码逻辑的标准方法是用VHDL编写一个测试平台，并使用像ModelSim这样的模拟器；我已经做了很多次了。
我听说，工程师们现在使用Python来测试VHDL代码，而不是用VHDL编写测试平台。
问题：
这是怎么做的？
- Is this done by writing a test bench in Python and then compiling this Python file or linking into Modelsim?
- Is this done in Python using a module like myHDL and then linking
浏览 29提问于2016-03-02得票数 5
1回答
当我单击按钮Run functional Simulation下时，我会看到以下错误：
Determining the location of the ModelSim executable...
Using: C:\altera\13.1\modelsim_ase\win32aloem
To specify a ModelSim executable directory, select: Tools -> Options -> EDA Tool Options
Note: if both ModelSim-Altera and ModelSim executables are a
浏览 11提问于2015-03-07得票数 0
当我们第一次打开ModelSim时，脚本窗口显示ModelSim>。
但是，在输入类似vsim -view mywaveform.wlf的内容后，它将更改为VSIM 2>，并且尝试quit -sim不会切换回ModelSim>，而是直接关闭ModelSim。
如何在脚本窗口中的ModelSim>和VSIM n>之间进行切换？
浏览 13提问于2021-04-21得票数 0
例如，我想对ModelSim中的几个参数进行修改，比如MessageFormat。在这个程度上，我对位于安装目录中的modelsim.ini文件进行了更改，但是当我重新启动ModelSim时，默认参数仍然存在。
根据ModelSim的用户指南，这个过程非常简单：
使用文本编辑器打开modelsim.ini文件。
在文件的适当部分找到要编辑的变量。
在等于(=)号之后键入变量的新值。
如果变量是用分号(；)注释掉的，请删除分号。
保存。
我知道我正在编辑正确的文件(在启动时，ModelSim打印“读取C:/install /Modelsim.ini”，如果我删
浏览 18提问于2015-05-05得票数 2
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我正在编写一个SystemVerilog赋值来模拟一个逻辑电路，结果出现了以下错误。我不明白该怎么处理它。请帮帮忙。 以下是错误消息： ** Error: E:/ModelSim File/work/1c.sv(8): (vlog-2110) Illegal reference to net "A".
** Error: E:/ModelSim File/work/1c.sv(8): (vlog-2110) Illegal reference to net "B".
** Error: E:/ModelSim File/work/1c.sv(8): (vlog
浏览 381提问于2021-08-23得票数 1
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我创建了库" work“，但是当我尝试使用命令"vmap”时，我会连续收到大约20次警告：“** 警告：(vmap-7)未能在创建模式下打开锁定文件。权限被拒绝。(errno = EACCES)”。
之后，它将显示以下错误：“"C:/intelFPGA/20.1/modelsim_ase/win32aloem/../modelsim.ini_lock". --放弃等待锁。锁文件是C:/intelFPGA/20.1/modelsim_ase/win32aloem/../modelsim.ini ** error: WriteIniString C:/intelFP
浏览 3提问于2021-11-17得票数 1
我想创建一个所有模块都能看到的全局常量。我尝试过在顶部模块中声明变量的不同方法。然而，其他模块无法识别它。
在我的顶部模块中，我有以下内容：
`define MODELSIM 0
当我在Xilinx中时，我会将MODELSIM设置为0。当我在Modelsim中时，我会将其设置为1。
在其他文件中的其他模块中，我将拥有以下内容：
if(MODELSIM)
所以根据我是在Modelsim中还是在Xilinx中，会发生不同的事情。
浏览 8提问于2011-05-15得票数 1
1回答
我使用Modelsim ALTERA初学者版本10.1d，并导入一个波形文件，但得到以下错误。
WLF文件版本为132.Modelsim 10.1d可以读取并包含WLF文件版本121.
我已经尝试将相同的文件导入Modelsim 13.1，并且仍然收到类似的问题。如果有人知道Modelsim的哪个版本，我需要打开这个文件版本，您的帮助将非常感谢。谢谢!
浏览 5提问于2014-04-07得票数 1
我使用命令行参数-modelsimini <modelsim.ini>为大多数QuestaSim / ModelSim可执行文件指定自己的modelsim.ini文件。
这在vcom和vsim的Linux以及Windows上的vcom上都很好。但是Windows vsim中止并抛出一个错误：
C:\Mentor\QuestaSim64\10.4c\win64\vsim.exe -do "do D:/git/PoC/sim/vSim.batch.tcl" -c -modelsimini D:\git\PoC\temp\precompiled\vsim\modelsim
浏览 8提问于2016-05-03得票数 35
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目前，我在批处理模式下运行Mentorgraphics进行了几次夜间模拟。我的模拟运行得很棒，在我的记录文件中我可以看到所有的错误/警告/等等，但是在图像中看到每一个模拟的波形也会很好，而不用再次模拟项目(这需要很长的时间.)。Modelsim/Questasim能够在GUI模式下导出此位图(选择波浪窗口并转到菜单栏："File -> export -> Image")。
是否有机会将波形以批处理方式保存为图像，或使用Tcl/Modelsim命令以GUI模式保存？我读过关于Modelsim (Modelsim SE用户手册)的命令，但没有找到任何东西。
我使用Mod
浏览 8提问于2016-04-06得票数 0
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我正在尝试在ubuntuGnome14.04LTS中安装ModelSim，运行Gnome3.12.2。这是很难的:事情需要相当多的调整，但最后我成功地启动了软件，从一个链接到脚本从~altera/ecc/ecc/bin/文件夹。
现在我想在gnome中创建一个桌面图标。我可以运行这个程序，只需输入它的名称
vsim
无论是在它的文件夹中还是在我家(我把它添加到了路径中)。
但我无法得到一个工作的modelsim.desktop文件。以下是我的尝试：
[Desktop Entry]
Name=ModelSim
Exec=/home/abet/altera/13.0sp1/modelsim_as
浏览 0提问于2017-11-10得票数 1
使用此代码时：
library IEEE;
use IEEE.Std_logic_1164.all;
use IEEE.Numeric_STD.all;
entity CLOCKDIVIDER_TB is
end entity CLOCKDIVIDER_TB;
architecture BENCH of CLOCKDIVIDER_TB is
--declare component
component ClockDivider
Port(
CLK : IN STD_LOGIC;
RST : IN ST
浏览 6提问于2022-06-24得票数 0
1回答
我正在使用tcl脚本运行modelsim模拟，并且我想关闭所有到脚本窗口的modelsim回显，除了我自己的“put”语句。
我的tcl脚本中的for循环运行命令：eval vsim $vsim_opt work.my_top_level.vhd，但这会导致modelsim回显vsim命令。
我也尝试过运行：quietly eval quietly vsim $vsim_opt work.my_top_level.vhd，但它仍然有回声。
当我在modelsim命令行中运行一个虚拟的tcl命令时：quietly eval expr 2+2，它工作...没有回声。怎么回事？
我使用的是model
浏览 2提问于2013-10-23得票数 1
我试图在Modelsim中编译以下代码：
module ctrl_mem
#(
parameter BYTE_SIZE = 256
)
(
input [ADDR_W - 1 : 0] i_addr,
...
...
);
localparam ADDR_W = $clog2(BYTE_SIZE);
Modelsim写道，ADDR_W是未知的。也讨论了类似的问题，但是Modelsim的行为并没有被讨论，不幸的是，我不能评论它来问这个问题。
不需要修改代码就可以解决这个问题吗？
我使
浏览 5提问于2015-04-18得票数 2
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我正在使用Modelsim/Questasim运行Verilog门级模拟。一些同步器被添加到我的原始设计中，因为它使用两个不同频率的时钟。我只想禁用这些同步器的定时检查。
我想使用Modelsim/Questasim "tcheck_set“命令，但Modelsim/Questasim TCL中断器无法识别此命令。
谁能告诉我如何在最新的Modelsim/Questasim中使用"tcheck_set“？
浏览 5提问于2021-10-13得票数 0
我使用的是Ubuntu14.04LTS，我最近在我的系统上安装了Modelsim。但是，我只能在终端中使用./vsim命令启动modelsim。
我想在不使用终端的情况下运行modelsim。这个是可能的吗？如果是的话，我该如何做？
浏览 0提问于2015-04-03得票数 0
我想使用OSVVM。Modelsim附带了一个名为osvvm的库中预编译的OSVVM的旧版本。这是在全局modelsim.ini文件中设置的：
osvvm = $MODEL_TECH/../osvvm
我希望能够编译OSVVM的更高版本。我仍然希望将它编译到一个名为osvvm的库中，因为这正是OSVVM源代码所期望的。
我暂时解决了这一问题，只需在全局modelsim.ini中注释掉上面的一行。这是可行的，但并不是非常可持续的:我们每次安装Modelsim (大概)时，都必须这样做。
那么，有什么方法可以在本地modelsim.ini文件中取消这一行呢？这对我来说更可持续。或者，还有其他方法不
浏览 9提问于2017-12-12得票数 2
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我正在使用Modelsim进行大型设计。
我读过关于modelsim模拟的工作方式。我想知道，当modelsim在模拟阶段评估一个信号并发现它是一个红色信号时，有没有一种方法，即“x”，来警告我吗？
知道这一点，不可能列出设计的所有信号，并逐一查看它们。另外，很难将断言命令放在所有信号中。
浏览 1提问于2014-09-01得票数 2
我想要得到一个模型的VHDL仿真时间与测试台。我在ModelSim工作，知道ModelSim的分析器支持性能分析，但这不是我想要的信息。
耗时并不意味着模拟步骤，它是在我的计算机上运行的实时时间。我正在寻找句子在VHDL或命令在ModelSim或其他第三方工具。
浏览 2提问于2013-05-15得票数 1
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我尝试使用数字时钟管理器(DCM)和双倍输入时钟。iSim (Xilinx仿真工具)给出了正确的结果，但在Modelsim中输出时钟总是为零。
我总是在modelsim项目的库中编译unisims文件夹(由xilinx软件中的IBUFG、DCM和BUFG模块组成)。
根据Russel的回答，我使用了Xilinx核心生成器。我希望CLKFX的频率是CLKIN的两倍。正如您在下面的图片中所看到的，iSim (Xilinx模拟器)的结果是正确的，但是在Modelsim CLKFX中总是为零：
iSim结果(Xilinx模拟器)：
Modelsim结果：
浏览 1提问于2015-02-17得票数 1
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在Fedora 22 64位中用Modelsim安装Quartus 13.0。运行夸特斯32位，因为我有很多很多问题，否则。然而，我可以启动Quartus，创建一个项目，合成它，启动模拟窗口并配置输入信号。然后，当单击启动Modelsim的按钮时，它将开始执行它的任务，但最终会以
模型was Altera没有被发现。请安装Quartus II安装程序中包含的ModelSim-Altera，或者通过选择“模拟>选项> Quartus II模拟器”来使用Quartus II模拟器。
这根本不是事实。我可以通过运行vsim来启动Modelsim。下面是完整的输出。任何解决这个问题
浏览 4提问于2015-09-14得票数 9
我在64位Ubuntu16.04上安装了Modelsim DE 10.6b，当我运行SystemVerilog DPI的Modelsim示例时，我得到如下所示的自动编译链接错误：
**致命：**致命：(vsim-3828)无法链接‘"/tmp/shahin@shahin-Z400_dpi_2433/linuxpe_gcc-5.3.0/vsim_auto_compile.so“/opt/modelsim_dlx/examples/systemverilog/dpi/checkpoint/work _auto_COMPILE.SO’：cmd = '/opt/modelsim_dlx
浏览 24提问于2017-06-08得票数 1
1回答
run_modelsim: $(test_info)
$(MAKE) -C $(root_dir)/sim build_modelsim; \
printf "" > $(test_results); \
cd $(bld_dir); \
vsim -c -do "run -all" +nowarn3691 \
+test_info=$(test_info) \
+test_results=$(test_results) \
+imem_pattern=$(imem_pattern) \
+dmem_pat
浏览 0提问于2019-08-07得票数 0
2回答
我已经使用一个设计编译器为一个简单的串行加法器生成了一个网表。
我想在设计中添加一个水印，这需要我在设计中添加一些门和触发器。
如何在编辑后测试代码(我不确定如何编译门级代码，通常使用ModelSim)以确保其工作，以及如何编译新的网表。
附注:我是一个菜鸟，sry，任何基本教程和东西的链接都可以帮助你，thx :)
浏览 10提问于2020-03-25得票数 0
3回答
我目前使用的是modelsim SE 5.8e。它不支持SystemVerilog。我需要使用SystemVerilog来设计和验证我的项目。你知道哪个版本的Modelsim能很好地支持sytemverilog的设计和验证子集吗？我之前使用过VCS，并试图找到它，如果我可以使用Modelsim代替VCS进行模拟。
提前感谢！
浏览 16提问于2013-03-16得票数 0
2回答
我已经用TCL为ModelSim编写了测试自动化脚本，它的本质是运行
vcom -work work -2002 -explicit -source -cover sbce3 something.vhd
# ...
vsim -assertcover -t 10ps -cover -displaymsgmode both -msgmode both "work.something" -quiet
一旦模拟结束，我将验证所有的断言是否与
set assertion_count [ assertion count -fails -r / ]
if {$assertion_count
浏览 0提问于2015-03-27得票数 0
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我有Modelsim 10.6SE的许可证。我是否可以对Altera-Modelsim 16.0 (最新版本)使用相同的许可证？
浏览 3提问于2017-08-28得票数 0
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2回答
使用ModelSim体育学生版10.4a。编写了一个模块，用于1-4解复用。为这个模块编写了一个测试平台。编译得很好。在尝试模拟时，我得到以下错误：
**警告：(vsim-3015) D:/ModelSim/examples/Lab3_3.v(42)：PCDPC -端口大小(1)与端口'in‘的连接大小(4)不匹配。端口定义位于: D:/ModelSim/examples/Lab3_3.v(1).Time: 0 ns迭代:0实例:/tb_demux/D 0文件:d:/ModelSim/examples/Lab3_3.v* Error (可抑制)：(vsim-3053) D:/Mode
浏览 6提问于2016-03-03得票数 0
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2回答
使用ModelSim 10.1d运行以下简单代码时
program test;
initial begin
$display("hello world");
end
endprogram
我在看Error loading design。这个问题可以在这里转载：
我知道ModelSim不支持SV断言/覆盖，但是program块呢？
浏览 5提问于2014-01-06得票数 2
回答已采纳
我的问题与modelsim所做的初始化有关。我希望使用特定范围内的整数(例如，范围0到511 )。下面是用VHDL编写的声明：
signal cnt : natural range 0 to 511;
如果我没有初始化这个信号(例如在一个重置中)，那么在默认情况下，modelsim会分配最左边的值。对于我的信号，它将是0。
我的问题是，我想强制modelsim在模拟中将其值初始化为'U‘或'X’，而不是最左边的值，这可能吗？
浏览 4提问于2018-07-25得票数 2
有人能告诉我如何在linux上用ModelSim配置Xilinx吗？因为ModelSIM只是为了windows而来，但是在Linux中是否有一种进行配置的方法(使用葡萄酒等)？
浏览 3提问于2013-09-18得票数 1
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当我在windows10中安装modelsim10.4SE时，就完成了。但是当运行modelsim的时候，会出现一个相同的error.could命令:帮助我?
浏览 3提问于2018-09-25得票数 0
2回答
我运行ModelSim (Altera13.1 SE)，我想要: 1.加载文件tb.wlf 2.将所有信号添加到wave中
我这样做：
vsim tb.wlf -do "add wave -r /*"
或
vsim -do "vsim tb.wlf;add wave -r /*".
Modelsim读取所有脚本，加载来自tb.wlf的信号，但不添加任何内容。
我该怎么做呢？如何使ModelSim等待打开，然后将所有添加到wave中？
浏览 14提问于2016-04-06得票数 2
I在Ubuntu20.04上安装了Quartus Prime 21.1，运行良好。
I也有ModelSim 20.1.1，它运行良好的
我在Quartus Prime上找到了通往ModelSim的正确路径，它甚至可以识别版本(不幸的是，我不允许把图片放在这里，但相信我，这部分我做对了)。我试过两种变体：
( a) /home/domvito55/intelFPGA_lite/20.1/modelsim_ase/bin
和
( b) /home/domvito55/intelFPGA_lite/20.1/modelsim_ase/linuxaloem
，但是当我试图从Quartus内部运行Mod
浏览 24提问于2022-03-13得票数 1
1回答
我正在使用一个VHDL代码来调试我的设计，在ModelSim上的模拟中我应该能够看到很多信号。
我的问题是，是否有必要在我的顶级实体上声明输出，这样我就可以将它们连接到这些内部信号，还是有其他方法从ModelSim访问它们？
浏览 3提问于2015-03-27得票数 1
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1回答
从本学期开始，我就一直在ModelSim上做VHDL语言，由于某些原因，我现在不能再创建项目了。我甚至卸载并重新安装了Modelsim，但我仍然无法使其工作。我能得到一些帮助吗？
浏览 40提问于2019-11-24得票数 0
1回答
模型error Altera误差
、、、、
我使用的是UbuntuLinux14.04LTS和Altera 15.0网络版，由于授权错误，我很难模拟我的设计。我正在为LCD_driver设计一个液晶触摸屏，由terasic设计，由Altera设计。
老实说，我对像ModelSim-Altera这样的仿真软件没有多少经验，但我知道如何使用.vwf文件并使用它们进行仿真，我也知道如何使用信号分析逻辑分析器。在创建了应用程序.vwf文件之后，我编译了该项目，我按下run functional 并获得了一个窗口，其内容如下：
确定ModelSim可执行文件的位置..。
使用: /home/bdoronnb/Downloads/Quartus/
浏览 3提问于2015-08-09得票数 9
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我想在Modelsim中将我的编辑器重置为默认的编辑器，但我不知道怎么做。
当我双击一个项目时，它会在Notepad中打开。我试图从“editor”选项卡中更改Edit Preferences变量的值，但它没有工作。
我还尝试更改windows设置以使用Modelsim.exe打开它，它只对第一个项目有效，但当我想打开另一个项目时，它会进入一个循环，在那里它会一次又一次地打开Modelsim。怎样才是正确的方法呢？
浏览 8提问于2015-07-11得票数 3
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我试图在Ubuntu18.04中执行Modelsim/Questa，但它返回以下错误消息：
Error in startup script:
Initialization problem, exiting.
Initialization problem, exiting.
while executing
"InitializeINIFile quietly"
invoked from within
"ncFyP12 -+"
(file "/mtitcl/vsim/vsim" line 1)
** Fatal: Rea
浏览 0提问于2019-02-27得票数 1
我是modelSim和verilog的初学者
modelsim不关心我的名字声明，Half_Adder模块的每个名称都编译成功
在下面的部分中，我有一个不正确的Half_ (因为我的模块名是Half_Adder)，但是modelsim编译它时没有错误
module Half_Adder(input a,b,output s,c );
xor (s,a,b);
and(c,a,b);
endmodule
module Full_Adder(input a,b,c,output sum,carry);
wire sum1,carry1,carry2;
Half_ m1(a,b,sum1,car
浏览 1提问于2019-04-04得票数 0
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我想在Modelsim中的VHDL设计中找到一种返回特定路径库名称的方法。
给出了一个具有"/mega_tb/D0“路径的VHDL设计。这是在一个不是“工作”的图书馆里编译的，比如"libnwork“。当然，我可以在我的“do”文件中查看以获得正确的lib名称。或者我可以在ModelSim的Library选项卡中搜索。但是，我希望拥有或创建一个modelsim命令，以后可以在Tcl脚本中使用该命令，以获得正确的库名。
浏览 4提问于2013-11-29得票数 1
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Verilog-A和Verilog一样吗？
有Verilog的测试编译器吗？
因为当我在ModelSim上粘贴一些Verilog的源代码时，总会有一些不能删除的错误。ModelSim能运行Verilog吗？
浏览 8提问于2014-05-11得票数 2
我试图从由modelsim或ghdl执行的模拟中转储内部信号。使用以下方法，一切都很好：
对于modelsim，添加vhdl源代码，然后全部编译：
vsim -novopt work.uut_testbench
vcd file ../uut.vcd;
vcd limit 50000000;
vcd add -r /uut_testbench/uut_core/*;
run 6000
quit -sim
用于GHDL
ghdl -i --ieee=synopsys --warn-no-vital-generic --workdir=work --work=work ./uut*.vhd
gh
浏览 2提问于2012-03-11得票数 5
2回答
我正在设计一个使用modelsim学生版本verilog的mips处理器，我们开发了一个c++工具，它可以将组装操作转换成机器代码，并将结果保存在.txt文件中，那么在模拟开始时，有什么方法可以让modelsim运行这个工具呢？
浏览 2提问于2017-12-02得票数 0
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3回答
如您所见，modelsim的文本编辑器的字体非常小。但我不能更改工具的大小->编辑首选项->源代码窗口->字体。但是，我可以通过将DPI设置得更高(通过系统设置->字体)或将屏幕分辨率设置为适当的值(如1024X720 )来使字母更大，而1366x768是我的屏幕的实际分辨率。这些方法并不舒服，因为其他一切看起来都是strange.My OS是Fedora 22，而我的Modelsim的版本是10.3d。
我想得到一个更舒适的方式，字体大小问题的Modelsim，我会感激它！
浏览 7提问于2015-07-22得票数 16
背景:安装了QUARTUSv16.0的ModelSim v10.4d
我是一个卡丹斯敏锐的用户，现在必须通过导师ModelSim，但在使用ModelSim时，我无法在将所有信号数据添加到波形窗口之前找到获取它们的方法。
例如,
在.do(tcl) ModelSim模拟脚本中，典型的流可以是：
1,vcom : compile all sources files and testbench
2,vsim : load testbench for simulation
3,view structure/signals/wave : open some windows
4,add wave : ad
浏览 0提问于2018-03-27得票数 1
回答已采纳
1回答
我成功地用ModelSim编写了一个大型的VHDL设计。这里的设计并不重要，我的问题是关于任何VHDL设计的ModelSim命令。
现在假设我有一个实体E1，我想知道E1正在使用/实例化的所有包和实体。我想在这样的Tcl过程中使用这个命令
proc get_dependency_list_of_entity { E1 } {
...
}
换句话说:如何使用ModelSim命令提取vhdl模块的所有依赖项。
我的方法是:命令write report -tcl返回足够的信息来提取E1库，比如L1。
现在，命令vdir -lib L1返回在L1中编译的所有实体和包。但这些当然太多了。它还列出了与E
浏览 2提问于2014-05-07得票数 4
回答已采纳
谢谢你读我的问题。
如果我在Vivado (2016.2)中生成一个带有"IP目录“的组件，Vivado将在我的项目中创建以下文件夹(我为本例生成了一个计数器)：
<proj>/ip_user_files/ip/c_counter_binary/c_counter_binary_0.veo
/c_counter_binary_0.vho
/c_counter_binary_0_stub.v
浏览 11提问于2016-10-31得票数 1
我试图使用英特尔提供的tcl脚本运行IntelFPGA的示例设计。它报告了在读模式下打开单元文件"blabla“的错误(vlog-7)。没有这样的文件或目录(errno = ENOENT)。我找不到错误。然后我尝试了我以前使用过的一个modelsim项目，它曾经工作过。我得到了同样的错误！有什么问题吗？
在tb_run.tcl开始时(从命令行MODELSIM> VHDL 2008 do tb_run.tcl运行)，这个tb_run.tcl文件是由quartus示例生成的
global env ;
# set QUARTUS_INSTALL_DIR "$env(QUART
浏览 1提问于2019-06-25得票数 1
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