我有一个重置按钮，要求先确认。如果用户在组件外部触摸，我想将isSure设置为false。 我可以从Button组件中执行此操作吗？ 这是我的按钮： struct ResetButton: View {
var onConfirmPress: () -> Void;
@State private var isSure: Bool = false;
var body: some View {
Button(action: {
if (self.isSure) {
self.onConfirm
浏览 8提问于2020-04-18得票数 0
2回答
我有一个需求，我的应用程序需要与不同的数据库通信。如何管理gorm中的连接。gorm有没有办法支持多个数据库的连接管理？或者我需要创建包含所有数据库连接的map。
if val, ok := selector.issure_db[issuer]; ok {
return val , nil;
} else {
var dbo *db.DB;
selector.mu.Lock()
dbo, err := db.NewDb(Config)
if err != nil {
boot.Logger(ctx).Fatal(err.Err
浏览 14提问于2020-11-05得票数 1
我试图删除Verilog模式下的尾随空白。我已经用菜单定制了Verilog模式："Verilog -> Customize模式.“。
在编辑或保存Verilog文件时，没有删除尾随空白。我试过一些命令‘添加钩子’，但仍然没有成功。我错过了什么？
这是我的.emacs (Emacs24.3.1)：
`(custom-set-variables
;; custom-set-variables was added by Custom.
;; If you edit it by hand, you could mess it up, so be careful.
;; Your init
浏览 9提问于2016-05-14得票数 0
回答已采纳
Verilog-A和Verilog一样吗？
有Verilog的测试编译器吗？
因为当我在ModelSim上粘贴一些Verilog的源代码时，总会有一些不能删除的错误。ModelSim能运行Verilog吗？
浏览 8提问于2014-05-11得票数 2
我有一个分析Verilog路径的软件，它负责将这些路径映射到对象序列。问题是如何在实例名称序列中找到一个正则表达式来拆分Verilog路径。
Verilog路径是与点连接的Verilog标识符序列。每个标识符都是一个实例名称。".“在A.B.C中，关系是指在模块层次结构中，A是父级，B是A. C的一个子级，是B的一个子级。
每个Verilog路径都标识模块层次结构中的唯一实例。
伪码：
Verilog Identifier A
Verilog Identifier B
Verilog Identifier C
父B的实例C的路径，该实例C是A的子实例：
A.B.C
现在，问题是
浏览 15提问于2017-09-13得票数 2
回答已采纳
我试图在SystemVerilog文件本身中设置一些Verilog模式的局部变量，例如：
// Local Variables:
// verilog-library-flags:("-y ../../../ip_lib/")
// verilog-typedef-regexp: ".*_t$"
// verilog-auto-reg-input-assigned-ignore-regexp: ".*")
// End:
然后在命令行中调用emacs生成代码：
emacs --batch ./test.sv -f verilog-batch
浏览 8提问于2022-01-06得票数 0
我试图编译一些非常基本的Verilog文件，其中模块输入/输出是由指导员提供的，并且我编写了一个数据流分配，但是我得到了指导员的语法错误。这是源文件的简化版本：
module syntax1 (
input A, B,
output C
);
assign C = A && B; // Only line that I can modify
endmodule
我用verilog syntax1.v编译它并获得以下输出：
Host command: [path removed for stackoverflow]/verilog.exe
Command ar
浏览 2提问于2016-01-09得票数 0
回答已采纳
每次我想发布我的问题时，它总是显示问题“您的帖子似乎包含格式不正确的代码”，为什么会发生这种情况。我只能将我的问题作为代码发布。很抱歉给您带来不便。
I am fairly new to emacs.
Whenever I type a semicolon( ; ) in my verilog code, it puts a
"new line" character automatically. How to disable this
automatic entry of new-line character?
I searched this question on go
浏览 0提问于2014-11-24得票数 2
2回答
我在努力想办法：
用我的命令添加了~/.vim/ftplugin/verilog.vim (matchit规则)
启动gvim并打开verilog文件。
现在：
:set filetype?返回filetype=verilog
:filetype返回filetype detection=ON plugin=ON indent=OFF
此时，verilog.vim 似乎没有加载 (matchit不匹配)。
只有在运行:source ~/.vim/ftplugin/verilog.vim时，我的命令才被加载(并且matchit匹配正确)
知道出了什么问题吗？
浏览 3提问于2015-01-07得票数 5
回答已采纳
在约西的手册里我读过
C.108改为
-sv2005 -sv2009 -sv2012
load HDL设计加载指定的Verilog/SystemVerilog文件。(完全的SystemVerilog支持只能通过Verific获得。)
C.113 read_verilog -从Verilog文件读取模块
-sv启用了对SystemVerilog特性的支持。(只支持SystemVerilog的一小部分)
这里有简明扼要的规范吗？如果没有，指导方针是什么？哪个Verilog和哪个SystemVerilog？
什么是虚幻的？
沃尔夫在中说，"Verilog几乎就是2005年Verilo
浏览 4提问于2019-12-19得票数 1
我使用来自emacs的Verilog模式。我的问题是:包含verilog-library-directories的命令的完整语法是什么？
emacs --batch f.sv -q --eval='(setq-default verilog-typedef-regexp
".*_t$")' -f verilog-batch-auto
浏览 7提问于2018-11-02得票数 0
2回答
我是Verilog的新手。
在C编程中，构建过程大致为
预处理-编译-装配-链接
在Verilog，(书: Verilog HDL:数字设计和综合指南)中，描述了Verilog的开发和构建过程是.-设计(和仿真)-综合(精化，应用约束等)-验证。
我认为术语“合成”与编译非常相似。
但是，"Verilog :数字设计和综合指南“描述了‘编译器’(即编译器指令、define,ifdef等)。
在Verilog中编译意味着仅用于模拟目标？
浏览 6提问于2020-03-16得票数 0
回答已采纳
我已经在一个verilog文件中定义了所有verilog文件的宏，比如FabScalarParam.v，我首先在system.do文件中编译FabScalarParam.v，然后编译其他verilog文件。
但是当我运行"do system.do“来编译设计时，它会显示如下错误，
# ** Error: I:/programming/EDK/project_4/pcores/instruction_side_v1_00_a/hdl/verilog/StallUnit.v(6): (vlog-2163) Macro `MAX_STALL_CYCLES_LOG is undefined.
浏览 0提问于2012-12-23得票数 1
有没有开源的系统Verilog语法？我要找的是系统Verilog，而不是普通的Verilog语法。
浏览 2提问于2010-12-23得票数 5
回答已采纳
如果用户不提供默认值，我将尝试设置默认值
以下是我的密码。请指出如何使用//运算符进行操作。
use Data::Dumper;
use Getopt::Long;
my @viewFiles = ("cdl", "lef", "verilog", "lib");
my %viewPaths;
my $pctDir = ".";
GetOptions(
"pctDir=s" => \$pctDir,
"cdl=s" => \$viewPaths{"cdl&
浏览 0提问于2017-01-09得票数 3
回答已采纳
我目前正在尝试在我的Verilog设计中使用某些遗留的VHDL代码。虽然可以在Verilog中实例化VHDL模块，但我找不到在Verilog中调用VHDL函数的方法。(除了将其包装在VHDL模块中并实例化该模块之外)。有没有办法在Verilog中直接调用VHDL函数？
浏览 1提问于2016-04-21得票数 5
4回答
我正在尝试从命令行使用Linux (Kubuntu 12.04 LTS)上的Quartus II 13.0 (免费Web包)，以便从Verilog RTL生成Verilog技术网表。我需要在一个项目中比较不同工具为数千个生成的Verilog文件生成的合成结果。因此，使用GUI并不是一个真正的选择。
例如，在Xilinx Vivado中，我可以使用以下TCL命令来完成此操作：
read_verilog input.v
synth_design -part xc7k70t -top top_module
write_verilog output.v
我使用过的大多数ASIC工具都提供了类似的接口。
浏览 6提问于2013-07-03得票数 5
回答已采纳
我使用Chisel创建了一个漂亮的可重构逻辑数组，并发现自己无法测试得到的Verilog。我可以看到，通过将Verilog输出与Chisel源版本的Verilog进行比较，生成的Verilog很可能是正确的，其中消除了可能导致组合反馈的连接。
有人知道有什么开源工具可以完成模拟电路的任务吗？
浏览 0提问于2016-01-12得票数 2
当使用vim自动实例化时，我得到一个声明顺序为AUTOINST的代码，如下所示。但是，我需要对多个实例化使用-f批处理，所以我尝试使用"emacs --batch file.v emacs verilog- AUTO_TEMPLATE -auto“。不幸的是，这给出了一个排序的顺序。如何使用emacs verilog-mode获得声明顺序AUTOINST？ DWC_mipi_dsi_host i_DWC_mipi_dsi_host_left
(/*AUTOINST*/
//APB Interface
.presetn
浏览 226提问于2020-12-11得票数 0
回答已采纳
1回答
修改verilog模式缩进
、、、、
我试图让verilog模式使用2个空格缩进所有内容，但decl和always除外。这是我添加到我的.emacs中的：
;; `define are not indented
浏览 6提问于2015-06-23得票数 10
8回答
如今，用VHDL或Verilog进行硬件设计更像是编程。然而，我看到大家对VHDL/Verilog编程的讨论并不是那么积极。
有没有用Verilog/VHDL/SystemVerilog或SystemC进行硬件设计的论坛？
浏览 1提问于2010-07-01得票数 26
回答已采纳
我怀疑我在Perl中犯了一个导入错误。
有一个Perl模块Verilog::VCD::Writer来编写VCD文件。但是，当我复制其简要代码以进行尝试时，它总是会引发错误：
无法通过软件包“Verilog：：VCD：：addSignal”在tester.pl第10行找到对象方法“tester.pl”。
概要在调用addComment和addModule之前调用addSignal，因此在安装过程中不会出现问题。addSignal是在Verilog/VCD/Writer/Module.pm中定义的函数，另外两个是在Verilog/VCD/Writer.pm中定义的。即使我添加了Verilo
浏览 2提问于2017-12-12得票数 1
我们的模拟器允许VHDL / Verilog混合，我们的设计使用用VHDL编写的IP (否则，我们的设计主要是Systemverilog)。我们遇到了问题，因为参数重写不能正常工作，我们从模拟器的文档中找到了以下语句：
默认情况下，当在VHDL设计单元内实例化Verilog模块并完成默认绑定时，VHDL泛型将使用位置映射映射到Verilog参数。
这是说VHDL泛型到Verilog参数的映射是使用位置映射完成的，而不是命名映射。模拟器提供了一个特殊的选项，可以将绑定规则更改为“命名映射”，从而解决了我们的问题。
我的问题是，当涉及到VHDL中的Verilog (还是Verilog中的VHDL
浏览 0提问于2018-07-31得票数 0
1回答
对于我的数据结构类中的项目，我们必须使用宽度优先和深度优先遍历图。在这种情况下，深度优先遍历通常在1到10万个节点之间。
每个节点的内容是一个字符串。遍历图表和找到解决方案并不是什么大问题。但是，一旦遍历完成，就必须显示它。
为此，我返回每个节点的父节点，并将节点的字符串添加到堆栈中。不过，在这一点上，代码运行良好(据我所知)。当试图显示这些字符串时，出现了大规模的减速。
给定一个由数万个字符串组成的堆栈，我如何显示它们？直接调用System.out.println()花费的时间太长。然而，迭代地使用StringBuilder不知怎么会消耗掉内存。我试图以相当随意的间隔(以一种相当低劣的方式)
浏览 3提问于2013-12-04得票数 1
回答已采纳
我用Chisel3写了一个硬件设计，还用Chisel3写了一个测试台来测试这个设计。
然后，我用Design Compiler综合了Chisel生成的Verilog代码。我想验证RTL和Gate-Level的行为是否匹配。如何共同模拟合成的Verilog网表和原始的Chisel testbench？
有没有一种简单的方法可以模拟生成的Verilog网表，而不需要重写Verilog测试平台？
浏览 1提问于2018-05-03得票数 4
我正在做一个项目，通过使用perl脚本语言来简化verilog编程。现在，我想要编写一个脚本来扫描顶级verilog文件，然后生成模块的层次结构列表，这表明我需要从verilog文件中提取模块实例化语句，问题是：
如何编写正则表达式来匹配verilog文件中的模块实例化，因为我们需要知道顶级模块文件的子模块名称。
浏览 1提问于2012-01-30得票数 2
回答已采纳
2回答
我希望与verilog simulation实时交流，就像我在某个地方输入一个数字，verilog simulation可以读取并显示它。所以我找到了一种使用读/写文件进行通信的方法。首先，我编写了一个c程序来扫描我在终端中输入的内容，并实时更改特定文件中的数字。然后我想，如果verilog保留fscanf文件，它就可以通信。我写了下面的verilog代码，它可以工作，但不是很好。如果我每次输入1~9一秒钟，它将丢失大约六个数字。我希望我输入的所有数字都能被verilog读取。我使用ncverilog进行编译。谁能告诉我如何修复我的verilog，或者有其他方式与verilog通信。非常感谢。
浏览 5提问于2013-11-14得票数 3
本学期，我有一门硬件课程，需要使用Verilog。我在谷歌上搜索了一些免费的Verilog IDE，我可以在其中编写Verilog程序，也可以编译和运行它们(我认为正确的词是“模拟”，但请原谅，我仍然习惯于C!)，但我什么也没得到。
你能推荐一些在Windows7上编写和模拟Verilog程序的免费软件吗？我的大学在学校的个人电脑上提供了一些叫做Xilinx的软件，但我认为那不是自由软件。而且他们也不愿意在我们的个人电脑上提供给我们。因此，任何建议都将非常感谢！
另外，我是Verilog的新手。如果你知道任何适合初学者掌握Verilog的很好的资源，至少在某种程度上，那么请在这里分享它们！谢谢
浏览 5提问于2013-02-08得票数 2
回答已采纳
我正在和一个使用verilog的团队一起工作。我觉得使用凿开的能力来管理模块之间的互连要比裸露的verilog快得多。我可以从chisel教程中看到，blackbox包装器是写的，manually.The io信号是手工定义的。 是否可以从verilog中提取io信息并自动定义chisel blackbox io？(也就是，从verilog生成一个黑盒，而不是由一些人通过读取verilog来定义黑盒类。) 例如： val bbox = blackbox("someModule.v") 然后，bbox将成为一个定义了所有ios和名称的正常运行的黑盒。 由于io信号在scala中
浏览 38提问于2020-04-01得票数 3
我正在从Chisel 3源代码生成Verilog，并使用UCF文件将Verilog的顶级模块端口映射到FPGA引脚。
我的设计中有一组inout引脚(SDRAM数据引脚)，它们在凿线侧必须表示为单独的输入和输出端口。问题是，我不能(AFAIK)然后将Verilog输入端口和输出端口映射到同一个FPGA引脚(如果我直接编写Verilog，这将是一个单一的inout信号，所以这不是一个问题)，我不知道如何强制Chisel 3从两个输入/输出Chisel端口产生一个单一的Verilog inout端口。
在Chisel (3)中这通常是如何解决的？
浏览 3提问于2016-12-05得票数 4
我正在使用，并且我正在尝试单元测试(隔离地)一个我拥有的对话框：
public class MyDialog : IDialog
{
public async Task StartAsync(IDialogContext context)
{
PromptDialog.Confirm(context, MessageReceived, "Are you sure?", "Sorry what was that?");
}
private async Task MessageReceived(IDialogCont
浏览 2提问于2017-03-21得票数 4
回答已采纳
我正在阅读IEEE标准Verilog硬件描述语言(特别是IEEE Std 1364-2001)，该语言明确地定义和讨论了可模拟的Verilog。不幸的是，该文件没有涉及综合概念。
我还没有找到类似的可合成Verilog的参考资料。我发现的只是模糊的规则，或者不必要的限制性规则。
我在哪里能学到合成Verilog的正式语言？
浏览 0提问于2012-04-05得票数 2
回答已采纳
3回答
这个问题可能不太适合StackOverflow，但是编译器和Verilog (可以被认为是编程语言)都与这个项目相关。
我在哪里可以找到从Verilog语言到GDSII格式或Netlist的开源(或可下载和非商业使用)编译器？有许多Verilog模拟器(将其编译为本机机器代码或C语言)，许多Verilog- to -FPGA编译器，但我想要编译器，能够从Verilog生成传输器的几何结构。
网表是集成电路元件的互连，例如晶体管、电阻器甚至单元(?)。它可以转换为GDSII，但如果编译器在"Verilog->Netlist“上工作，我还需要一个免费的转换器"Netlist-
浏览 1提问于2010-11-15得票数 5
回答已采纳
1回答
在调用Tcl命令时，我希望有条件地附加选项。我使用的是Xilinx命令synth_design，如 p.1042所示，使用Tcl版本8.5。
例如，我想：
构建一个数据结构，该结构将附加0或更多的-verilog_define MACRO，其中-verilog_define不是字符串，而是选项，并且
将该结构以其展开形式传递给命令。
在这方面：
synth_design -top ${top}_top -part ${part} -verilog_define MACRO1 -verilog_define MACRO2
浏览 1提问于2014-10-02得票数 0
我在做什么
我开始玩，用verilog编写简单的算术逻辑单元。使用测试下的verilog为ISim创建输入和输出信号，我验证了代码的工作方式与我想要的一样。
我想从verilog源文件中生成原理图文件。
在“工具”菜单下，有一个示意图查看器。
但我不知道为什么：
它只列出了第一个源文件以及如何在项目中保存生成的文件
问题：
如何从Xilinx中的verilog源文件生成原理图文件？
浏览 0提问于2011-04-20得票数 9
回答已采纳
0回答
在混合VDHL和Verilog的过程中，我遇到了区分大小写的问题。
参数"APB_ADDR“大写，导线"apb_addr”小写。由于Verilog区分大小写，因此这两个表达式可能不同。
module verilog_module #(
...
parameter APB_ADDR = 32,
...
) (
...
input wire [APB_ADDR-1:0] apb_addr,
input wire apb_sel,
input wire apb_e
浏览 2提问于2016-07-03得票数 1
回答已采纳
1回答
我是新来的，所以请轻松一点。
断言在verilog中可用吗？或者他们是systemVerilog的一部分？
像大多数新来的人一样，我抓起了一本关于verilog的书，其中包含了一章关于验证的内容(其中包含了断言，其中有20多个)。它还提到了OVL，我猜它有某种类型的头文件(或包含这些定义的库)。
但谷歌主要是在systemVerilog中显示断言结果，而不是verilog。另外，我使用Xilinx 14.7和Spartan3A启动板作为设备。Xilinx网站提到systemVerilog只支持Vivado设计套件，但是这个套件不支持Spartan3A板(我也不知道systemVerilog )
浏览 3提问于2015-06-28得票数 0
我是Verilog代码的新手。我必须用移位寄存器在verilog代码中做一个问题。我在问之前搜索了一下，但没有找到类似的东西。有人能帮我在Verilog中为这个寄存器创建代码吗？
谢谢!祝您今天愉快!
浏览 4提问于2016-05-06得票数 0
回答已采纳
我已经定义了一个VHDL常量，我用它作为" generate“语句中的一个开关，用于生成代码的一部分还是跳过它。我有一个Verilog模块在相同的顶层，我想做一些类似的事情。我希望在Verilog的"ifdef“语句中使用VHDL常量来实例化或跳过Verilog模块。我有什么办法可以达到这个目的吗？因为我知道VHDL常量不能在Verilog "ifdef“语句中使用。
-谢谢，-鲁迪
浏览 1提问于2014-05-08得票数 2
2回答
我已经将我的C#项目设置为使用Antlr4构建目标和扩展来编译g4语法。但是，当我构建时，我会得到以下错误。有什么想法吗？
Error 1 The name 'HIDDEN' does not exist in the current context C:\gNOSIS\Oracle\Software\oracle\oracle\obj\x64\Debug\Verilog2001Lexer.cs 131 22 oracle
Error 2 The name 'HIDDEN' does not exist in the current con
浏览 2提问于2013-10-10得票数 0
回答已采纳
我正在尝试使用AUTOINST。我的问题是模块名称与它的verilog文件名(位于subdir下)不同，因此以下代码将不起作用：
module ExampInout (o,i);
InstModule instName
(/*AUTOINST*/);
endmodule
// Local Variables:
// verilog-library-directories:("subdir")
// End:
我如何让verilog模式“知道”InstModule驻留在子目录下，而不是在InstModule.v文件中？
浏览 1提问于2018-02-10得票数 1
3回答
我正在尝试廉价而准确地预测构建流的所有SystemVerilog依赖项。过度预测依赖关系并找到一些不是sv依赖关系的Verilog文件是可以的，但我不想错过任何依赖关系。
我真的必须解析Verilog才能确定它的所有依赖项吗？有tick-include预处理器宏，但这些tick-include似乎不会加载当前正在编译的所有代码。这里有一个SYSTEM\_VERILOG\_PATH环境变量。我是否需要解析SYSTEM\_VERILOG\_PATH变量中的每个SystemVerilog文件才能确定哪些模块定义在哪些文件中？
浏览 0提问于2009-09-08得票数 1
我有一段Verilog代码是由一位不再在我工作的公司工作的程序员处理的。下面是一个摘录：
parameter mstrobe = 10;
.
.
.
assign #(mstrobe) sclk=iclk;
(sclk是一条线，iclk被赋予系统时钟的值)
我还有一个单独的Perl脚本，用于对现有的Verilog文件执行一些操作。由于mstrobe包含在圆括号中，因此此脚本在解析#(mstrobe)时会卡住。虽然我可以很容易地解决这个问题，但我想知道的是上面的赋值语句和
assign #mstrobe sclk=iclk;
我想确定这两个语句是否等价，或者在这方面，Verilog版本(Veri
浏览 6提问于2011-10-10得票数 3
回答已采纳
4回答
我正在用Quartus verilog (.v)编写一段代码，并尝试在我的模块中编写枚举类型： module Controller(clk, IorD);
enum {READ, DECODE} state;
myState = READ;
//... 但它给出了以下错误：Error (10170): Verilog HDL syntax error at Controller.v(3) near text "{"; expecting ";"。 我做错了什么？如何在verilog中使用枚举？
浏览 197提问于2019-10-02得票数 1
回答已采纳
当向我的SVN存储库添加一组Verilog文件时，其中一个文件被保存为二进制文件，而不是存储库中的Verilog文件。如何将文件转换回存储库中的Verilog格式(包括以前的所有版本)？
浏览 4提问于2013-08-12得票数 1
回答已采纳
我对vhdl和系统verilog完全陌生。我必须重新编写包含以下行的vhdl文件：
library ieee;
use ieee.std_logic_1164.all;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
我是否必须包括一些符合系统verilog标准的类似库？在系统verilog中，代码应该是什么样的呢？
浏览 4提问于2014-11-24得票数 0
回答已采纳
我正在Verilog建一个4位ALU。我们已经建立了一个使用大门的位置，点击和拖动部分Quartus，现在我们正在做Verilog。在第一个任务中，我将一些值设置为VCC，一些设置为GND。我能在Verilog做这件事吗？
这是第一个位B值。如何在Verilog中复制，将I2和I3设置为VCC？
到目前为止，我的情况如下：
这是我的4x1 MUX代码：
浏览 2提问于2018-04-11得票数 0
1回答
我想知道，如果在Verilog代码中声明了一个连接，但没有为它赋值，那么Verilog会将它的值视为零吗？
例如，我看到一个代码，其中：
wire start;
module_if my_module_if(.clk(in_clk), .start(start));
我可以假设"start“的值为零吗？这是Verilog可以接受的风格吗？
浏览 0提问于2014-04-09得票数 1
3回答
寻找一种使用perl和verilog autos自动生成重复性verilog代码的方法，而无需使用generate语句。
具体地说，我想这样做：
当我在emacs中调用verilog AUTOs时，应该会生成AUTOMATE_THIS注释部分中的所有内容。当然，我可以编写一个perl脚本并在我的emacs会话之外运行它，重新加载缓冲区，然后执行verilog AUTO扩展，但我想这样做。
module foo (/*AUTOARG*/);
parameter NUM=7; // Number of ops
input clk;
/*AUTOMATE_THIS
浏览 6提问于2015-12-03得票数 0
扫码
添加站长 进交流群
领取专属 10元无门槛券
手把手带您无忧上云
相关资讯
热门标签
云服务器
ICP备案
对象存储
腾讯会议
实时音视频活动推荐
腾讯云开发者
