硅波导加工中的几个小问题

这篇笔记整理下硅波导加工中的几个小问题。

典型的SOI(silicon on insulator)晶圆截面如下图所示，

SOI层的典型厚度为220nm, BOX层的厚度为2-3um，衬底硅的厚度在700um左右。硅基光波导由SOI晶圆分多步刻蚀而成，对应条形波导和脊形波导。对于调制器，还需要对脊形波导的slab层进行掺杂，形成电极和PN结，如下图所示。

(图片来自文献1）

硅材料通过反应离子刻蚀(reaction ion etching, 以下简称RIE)的方法进行刻蚀，其基本原理如下图所示，

（图片来自https://cleanroom.groups.et.byu.net/rie_etching.phtml）

整个装置由两个电极1和4构成，带负电的离子被加速，与正极处的SOI晶圆表面发生碰撞，F离子会与Si发生化学反应。上图中的5区域是希望下方的硅材料保留，形成波导。因此用mask或者光刻胶保护住相应的区域，而未被保护区域内的硅被刻蚀掉。

典型的硅波导截面呈等腰梯形，上下表面比较光滑，硅波导的侧壁粗糙度直接影响波导的传输损耗, 如下图所示。通过对侧壁的氧化、热退火处理等方式，可进一步降低硅波导的传输损耗。目前，文献2采用在850℃的氢气中退火的方法，实现了在O波段下0.1dB/cm的传输损耗。

（图片来自文献5）

刻蚀的速率与开口区域的大小有关，并直接影响最终波导的形貌。以下图中的微环为例，b区域中两根波导靠得比较近，最终波导的宽度和间距会与设计值发生偏离。而a区域的波导附近没有其他图案，其刻蚀速率降低，这一现象称为etch loading effect。可以在a区域附近添加一些dummy结构，使得a和b处刻蚀的条件接近，形成比较一致的波导形貌。

（图片来自文献3）

因为刻蚀的不均匀性以及SOI厚度的变化，导致波导的宽度和高度与设计值发生偏离，导致折射率变化，影响器件的性能。我们在做器件设计的时候，往往需要考虑到加工的不均匀性，查看波导尺寸发生偏离时器件的性能。

(图片来自文献4)

通常会在硅光版图的空白区域，添加很多dummy结构，其主要是为了在后续CMP（chemical-mechanical planarization）制程中降低pattern desity effect的影响。如果没有添加dummy结构，局部的波导会导致表面的不平整，形成一个小凸起，不利于后续的CMP处理，而添加dummy结构后，可以有效地解决这一问题，如下图所示。

(图片来自文献3)

典型的添加dummy后的硅光版图如下图所示，

(图片来自文献4)

如何让加工出的光器件性能与仿真值接近？从设计者的角度，需要充分理解工艺，在设计过程中，考虑到加工的不完美性。往往需要经过多次迭代，和foundry之间深度合作，才能实现性能比较优异的器件。

文章中如果有任何错误和不严谨之处，还望大家不吝指出，欢迎大家留言讨论。也欢迎大家向我提问，小豆芽会尽自己的能力给出解释。另外，微信讨论1群和2群都已经满员，3群还有位置，有需要的朋友可以加入进来讨论硅光技术。大家也可以添加我的个人微信photon_walker。

参考文献：

1. M. Pantouvaki, et.al., "Active Components for 50 Gb/s NRZ-OOK OpticalInterconnects in a Silicon Photonics Platform", J. Light. Tech. 35, 631(2017)
2. Q. Wilmart, et.al., "Ultra low-loss silicon waveguides for 200 mm photonics platform"， IEEE Group IV (2019)
3. S. Wen, "Silicon Photonics: Solving Process Variation and Manufacturing Challenges"
4. W. Bogaerts, "Introduction to silicon photonics circuit design"
5. H. Shang, et.al., "Investigation for Sidewall Roughness Caused Optical Scattering Loss of Silicon-on-Insulator Waveguides with Confocal Laser Scanning Microscopy", Coatings 10,236(2020)