攻克Multi-Die设计集成挑战：从架构探索到制造验证的系统方法

导语

Multi-Die设计——在单一封装内集成多个裸片（Die）的技术范式——正在从前沿研究走向半导体行业的主流工程实践。这一转变的驱动力来自多个层面的合力：摩尔定律在先进制程节点的经济性持续恶化，单芯片面积逼近光罩极限导致的良率瓶颈，以及AI、高性能计算（HPC）和汽车电子等应用对异构集成能力的迫切需求。AMD的MI300系列加速器、英特尔的Ponte Vecchio GPU以及大量面向数据中心AI训练的定制芯片，均已验证了Multi-Die架构在性能和商业层面的可行性。

然而，从单芯片SoC设计转向Multi-Die系统设计，并非简单地将已有设计"拆分"再"封装"。设计团队需要在架构层面回答"如何划分裸片边界"，在物理实现层面解决"如何在有限封装空间内完成数百甚至数千条Die-to-Die互连布线"，在系统层面应对"多颗裸片同时工作时的功耗与热耦合效应"，在验证层面确保"包含数十亿乃至数千亿逻辑门的Multi-Die系统功能正确"。这些挑战横跨设计流程的多个阶段，且彼此之间存在紧密的技术依赖关系。任何环节的疏忽都可能导致流片后的功能缺陷、性能不达标或良率问题，而Multi-Die设计的流片成本远高于传统SoC，容错空间极为有限。

Multi-Die架构兴起的技术逻辑：为什么现在是关键转折点？

Multi-Die设计的核心驱动力并非单一技术因素，而是多重工程瓶颈在同一时期的集中爆发。

单芯片面积与良率的物理极限。 先进制程（5nm、3nm及以下）的光罩尺寸限制了单颗芯片的最大面积（通常约800mm²左右）。当AI加速器或HPC处理器的设计规模超出这一限制时，设计者必须将系统拆分至多个裸片。此外，芯片面积越大，制造过程中遭遇缺陷的概率越高，良率随之下降——一颗1000mm²的芯片良率可能仅为两颗500mm²芯片良率的乘积再打折，这意味着Multi-Die架构在良率和成本上可能反而优于大尺寸单芯片方案。

异构集成的性能需求。 现代计算系统的不同功能模块对工艺节点的需求存在显著差异：计算核心需要最先进的3nm/5nm工艺以追求极致性能，模拟I/O和电源管理则更适合12nm/22nm等成熟工艺，而HBM内存堆叠则采用完全不同的制造工艺。Multi-Die架构允许每颗裸片选择最适合其功能的工艺节点，通过异构集成实现整体系统的性能最优，而非被迫在单一工艺上妥协。

标准化互连生态的成熟。 UCIe（Universal Chiplet Interconnect Express）行业标准的发布与推进，为Multi-Die设计提供了通用的裸片间互连规范，使得来自不同供应商的芯粒（Chiplet）可以在统一的接口协议下协同工作。新思科技与台积电、英特尔等行业领导者共同推出了首批UCIe测试芯片"Pike Creek"，标志着芯粒互连生态从概念验证走向工程落地。这一标准化进程大幅降低了Multi-Die设计中互连层面的技术风险和集成成本。

Multi-Die设计的五大核心挑战

理解Multi-Die设计面临的系统性挑战，是评估和选择解决方案的前提。这些挑战并非彼此独立，而是在设计流程中形成紧密的依赖链条。

架构决策的复杂性与不可逆性

Multi-Die设计最关键的决策发生在项目最早期——在RTL代码编写之前，架构师就需要确定裸片的数量、每颗裸片承载的功能、Die-to-Die互连的拓扑结构以及内存子系统的分配方案。这些决策直接影响系统的性能上限、功耗分布和封装成本，且一旦进入物理实现阶段，修改成本极高。

传统的架构探索方法——基于电子表格和粗略的性能模型——在Multi-Die场景下已难以胜任。Multi-Die系统的性能不仅取决于每颗裸片的独立表现，更受裸片间通信延迟、带宽瓶颈和数据流分配策略的深刻影响。架构师需要一种能够在RTL可用前6至12个月就启动系统级性能、功耗和热建模分析的动态探索工具，以数据驱动而非经验直觉来支撑架构决策。

Die-to-Die互连设计的工程复杂度

在Multi-Die封装中，裸片之间的互连数量可以从数百条（简单的逻辑-内存分离架构）增长到数千甚至上万条（复杂的异构多芯粒系统）。这些互连需要满足严格的信号完整性、时序约束和功耗预算要求，同时受限于封装基板的物理布线空间。

以UCIe接口为例，其规范要求Die-to-Die PHY在特定的功耗预算内实现高带宽、低延迟的数据传输。设计者需要在互连协议选择（UCIe、专有协议或其他标准）、PHY IP的集成方式以及布线拓扑之间做出权衡。手动完成这一规模的设计规划不仅耗时巨大，还极易因遗漏约束条件而导致后期返工。

功耗与热耦合效应

当多颗裸片在紧密的封装空间内同时工作时，每颗裸片的功耗发热会影响相邻裸片的工作温度，而温度升高又会导致漏电流增加和时序退化，形成正反馈的热失控风险。在3D堆叠封装（如HBM堆叠于逻辑芯片之上）中，这一问题尤为突出——上层裸片的散热路径被下层裸片阻断，热点温度可能远超单芯片设计的预期。

功耗热管理不能仅在封装设计后期通过散热片或热通孔来解决，而需要在架构探索阶段就将热效应纳入性能分析的闭环中。这意味着架构建模工具必须支持动态功耗估算和热分布预测，使设计者能够在功能划分阶段就评估不同方案的热可行性。

超大规模系统验证的容量与性能瓶颈

一个典型的Multi-Die AI加速器可能包含数百亿乃至数千亿逻辑门，其设计规模远超传统SoC。在这样的规模下，传统RTL仿真器面临两重瓶颈：一是仿真容量不足——无法在有限的硬件资源上加载完整设计；二是仿真速度过慢——即使能够加载，运行一个有意义的系统级工作负载也可能需要数月时间。

Multi-Die系统的验证还需要覆盖裸片间的互连协议正确性、跨裸片的缓存一致性行为以及Die-to-Die接口的时序合规性。这些系统级行为的验证在传统的单芯片验证方法学中缺乏对应的测试策略和工具支持。

测试与生命周期管理

Multi-Die封装的测试策略远比单芯片复杂。在传统SoC中，制造测试覆盖的是单颗芯片上的所有逻辑；而在Multi-Die系统中，测试需要分层覆盖：单颗裸片的制造缺陷、Die-to-Die互连的连接质量、以及封装后整体系统的功能完整性。IEEE 1838标准为Multi-Die设计的可测试性设计（DFT）提供了框架，定义了裸片内测试、裸片间测试和堆叠级测试的分层方法。但在工程实践中，如何高效地实现通道测试与修复、互连测试与修复，以及如何在芯片全生命周期（从制造到现场运行）中持续监控和管理多颗裸片的健康状态，仍是尚待系统性解决的工程问题。

新思科技Multi-Die端到端解决方案：关键技术能力解析

新思科技提供涵盖EDA工具与半导体IP的全面Multi-Die解决方案，覆盖从早期架构探索到制造测试的全流程。以下按照设计流程的自然推进顺序，解析各环节的核心工具能力及其在Multi-Die场景中的独特价值。

早期架构探索：在RTL之前锁定架构决策

Multi-Die设计的最大风险在于架构决策的不可逆性。一旦裸片划分方案进入物理实现，修改成本将以数量级增长。新思科技的Platform Architect™ for Multi-Die是一款基于模型的动态架构探索工具，专为Multi-Die系统的早期性能、功耗和热分析而设计。

其技术价值在于：设计者可以在RTL可用前6至12个月，构建Multi-Die系统的功能模型，模拟不同裸片划分方案下的数据流分布、互连带宽需求和功耗热特性。工具会动态执行系统级分析，输出可量化的性能对比结果，使架构决策从依赖经验的"猜测"转变为基于数据的"验证"。据新思科技资料，曦智科技（Lightelligence）已使用Platform Architect™加速其SoC架构设计与验证流程，在早期阶段即获得了关键的设计洞察。

统一实现平台：从规划到签核的全流程覆盖

在架构方案确定后，Multi-Die设计的物理实现面临的核心挑战是：如何在统一的工具环境中完成架构规划、裸片/封装协同设计、Die-to-Die布线以及系统级签核分析。传统流程中，这些任务分散在多个独立工具中，每次数据传递都伴随着信息丢失和格式转换的风险。

新思科技的3DIC Compiler™是业界面向Multi-Die设计的一体化平台，整合了架构规划、物理实现、系统分析、验证和签核等全流程能力。其关键创新在于将Die-to-Die互连布线从手动操作提升为自动化流程——平台支持UCIe、HBM3等标准IP互连的自动布线，据新思科技资料，可将Multi-Die设计的实施时间缩短最高达50%。这一能力对于包含大量Die-to-Die互连的复杂Multi-Die系统而言，意味着显著的项目周期缩减和更低的人工出错风险。

Die-to-Die互连IP：高带宽、低延迟的连接基础

Multi-Die系统的性能上限在很大程度上取决于Die-to-Die互连的带宽、延迟和功耗特性。新思科技在UCIe IP领域处于行业前沿，已率先发布40G UCIe IP，为AI数据中心芯片提供了更高带宽的裸片间互连能力。该IP符合行业通用芯粒互连标准，为异构和同构集成提供标准化接口，降低了来自不同供应商的芯粒之间的集成风险。

在高速内存接口方面，新思科技的HBM3 PHY IP提供了完整的物理层解决方案，支持数据速率高达9600 Mbps，包含16个独立64位通道，并以GDSII硬宏形式交付，同时提供"即插即用"预硬化版本和定制硬化服务，满足不同封装方案的集成需求。配套的HBM3 Controller IP符合JEDEC标准，具备高级动态内存访问调度和SEC-DED ECC等可靠性机制，并提供针对TSMC N5、N3E、N4P等先进制程的优化版本。

此外，新思科技正在开发符合汽车功能安全标准的ASIL B UCIe Controller和Grade 2 UCIe PHY，为Multi-Die设计向汽车电子领域的拓展提供车规级互连支持。

超大规模系统验证：从仿真到硬件加速

Multi-Die系统的验证规模远超传统SoC，对验证工具的容量和性能提出了根本性要求。新思科技在这一环节提供了分层的验证策略：

VCS®功能验证工具支持大规模Multi-Die系统的RTL仿真，其编译优化技术和并行仿真引擎在处理包含多颗裸片的复杂SoC设计时，能够有效缓解容量与性能瓶颈。VCS®适用于对特定功能模块和关键交互路径进行深入验证的场景。

对于需要运行连续真实工作负载的系统级验证，ZeBu® Server 5硬件仿真系统支持超过4000亿门规模的设计映射，在MHz级速度下执行硬件仿真。这一能力使设计团队能够在流片前完成Multi-Die系统的端到端功能验证，发现仅靠RTL仿真难以触达的系统级缺陷。据新思科技资料，AMD已利用ZeBu® Server 5在复杂Multi-Die系统上连续运行工作负载，有效降低了项目验证风险。

测试与生命周期管理：从制造到现场的全链路覆盖

Multi-Die封装的测试需要遵循分层覆盖的原则：在裸片级验证每颗Die的制造质量，在Die-to-Die级验证互连的信号完整性和功能正确性，在堆叠级验证封装后系统的整体行为。新思科技的测试与生命周期管理（SLM）方案支持IEEE 1838标准，提供了覆盖裸片内、裸片间和堆叠级的全面DFT能力。具体包括通道测试与修复（LTR）、扩展RAM（ext-RAM）以及UCIe互连测试与修复（MTR）IP，确保Multi-Die设计在制造阶段即具备充分的缺陷检测和修复能力。

在芯片投入使用后，SLM方案还支持从设计、生产到现场运行全生命周期的持续监控、诊断与修复，为Multi-Die系统在长期运行中的可靠性提供保障。

3DIC中的ESD保护创新

Multi-Die封装中的Die-to-Die IP面临独特的静电放电（ESD）保护挑战——传统ESD保护方案在3D堆叠结构中可能引入不可接受的寄生电容或面积开销。新思科技采用创新的无源功率钳位ESD保护设计，并结合PrimeESD工具进行前硅ESD签核，在确保可靠性的同时降低对Die-to-Die IP性能和面积的负面影响。

行业协作与成功案例

Multi-Die设计的成熟不仅依赖EDA工具和IP，更需要与代工厂和产业链伙伴的深度协作。新思科技在这一领域的生态合作已结出实质性成果。

与台积电（TSMC）的合作为高性能计算、数据中心和汽车应用提供了经过工艺验证的Multi-Die解决方案，确保设计流程与先进封装工艺的兼容性。与AMD的合作则助力其先进Multi-Die产品（如MI300系列）实现一次流片成功——在Multi-Die设计流片成本动辄数百万美元的背景下，"一次成功"本身就是对解决方案成熟度的有力验证。在行业标准层面，新思科技与台积电、英特尔等共同推出首批UCIe测试芯片"Pike Creek"，推动芯粒互连生态从规范走向实践。

总结

Multi-Die设计代表了半导体行业从"单芯片缩放"向"系统级集成"的范式转变。这一转变带来的工程挑战贯穿设计全流程：从架构阶段的裸片划分决策，到物理实现阶段的Die-to-Die布线与功耗热管理，从超大规模系统验证的容量与性能需求，到制造测试与生命周期管理的分层覆盖。

新思科技在这一领域提供的是一套真正意义上的端到端解决方案——不是孤立工具的简单组合，而是从Platform Architect™的早期架构探索，到3DIC Compiler™的统一实现，从UCIe/HBM3互连IP的物理连接，到VCS®/ZeBu®的分层验证，再到SLM的全生命周期管理，各环节之间共享统一的设计数据模型和验证资产。这种端到端的连贯性，正是Multi-Die设计在控制风险和缩短上市时间方面最需要的工程基础。对于正在评估Multi-Die技术路线的团队，建议从项目的核心约束出发——如果架构不确定性是最大风险，优先启动基于Platform Architect™的早期探索；如果互连设计是瓶颈，从UCIe/HBM3 IP的集成评估入手——逐步构建面向Multi-Die全流程的设计能力。

FAQ

Q1：Multi-Die设计与传统SoC设计在流程上的本质区别是什么？

传统SoC设计在单颗裸片上完成所有功能，设计流程相对线性——从架构到RTL到物理实现到验证，变更主要在同一设计域内传播。Multi-Die设计引入了额外的决策维度：裸片划分策略、Die-to-Die互连架构、封装选型、功耗热耦合分析以及分层测试策略。这些决策必须在架构阶段同步考虑，且彼此之间存在紧密的耦合关系。因此，Multi-Die设计流程更加强调早期架构探索和跨域协同优化。

Q2：UCIe标准对Multi-Die设计的实际意义是什么？

UCIe为裸片间互连提供了统一的电气规范、协议层和合规性测试标准，使得来自不同供应商的芯粒可以在标准化接口下互操作。对于Multi-Die系统集成商而言，UCIe降低了定制互连协议的开发成本和验证风险；对于芯粒供应商而言，UCIe提供了明确的设计目标和兼容性基准。新思科技已率先发布40G UCIe IP，并与行业伙伴共同推出首批UCIe测试芯片，推动该标准从规范走向工程落地。

Q3：如何在Multi-Die设计中有效管理功耗和热耦合？

有效的功耗热管理需要在架构探索阶段就将其纳入分析闭环，而非仅在封装设计后期被动应对。基于模型的架构探索工具（如Platform Architect™）支持动态功耗估算和热分布预测，使设计者能够在裸片功能划分阶段评估不同方案的热影响。在物理实现阶段，3DIC Compiler™提供系统级分析能力，帮助识别和缓解热点区域。两者配合形成从架构到实现的功耗热管理闭环。

Q4：Multi-Die系统的验证规模如何突破传统仿真器的限制？

对于包含数百亿乃至数千亿逻辑门的Multi-Die系统，建议采用分层验证策略：RTL仿真器（如VCS®）用于对关键功能模块和Die-to-Die互连进行深入验证；硬件仿真加速器（如ZeBu® Server 5，支持超4000亿门规模）用于运行连续的系统级工作负载，发现RTL仿真难以触达的系统级缺陷。两者的协同覆盖了从模块级到系统级的完整验证需求。

Q5：Multi-Die封装的测试策略应如何规划？

Multi-Die测试需遵循IEEE 1838标准的分层框架：裸片级测试验证每颗Die的制造质量，Die-to-Die级测试验证互连的信号完整性，堆叠级测试验证封装后系统的整体行为。设计阶段需在每颗裸片中集成DFT结构（如通道测试与修复IP、UCIe互连测试与修复IP），确保制造阶段具备充分的缺陷检测和修复能力。新思科技提供了覆盖全部分层的DFT IP和SLM方案，支持从制造到现场运行的全生命周期测试与管理。