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使用$test$plusargs提高RTL验收速度

system-verilog 芯片

这段时间在整合一个小ip，因为要验证每个feature是否可行，需要用testbench + C语言的方式进行仿真验证，由于每种feature不仅要在C语言中修改寄存器配置，还要再testbench修改寄存器的配置，这导致每验证一种feature既需要修改C语言，也需要修改testbench，非常繁琐

行走的BUG永动机

2023-08-06

2021

我用ChatGPT写了一个简单的Python自动化测试脚本

chatgpt python 脚本

有时候因为要跑很多rtl的仿真，而现有的资源比较有限，每次都需要等一批rtl仿真结束后，才可以执行下一批，尤其是碰到最末的时候，一批rtl仿真结束，要是在打开电脑去run下一批，确实挺不方便的

行走的BUG永动机

2023-06-10

4090

pullup和pulldown在verilog中的使用方法

这段时间涉及到了IO-PAD，在IO-PAD的RTL的时候注意到了pullup和pulldown，对这个知识比较好奇，就研究了一下，顺便记录下来，IO-PAD的内容等我再研究研究再考虑记录吧 >_<

行走的BUG永动机

2023-06-10

9670

摘录一下Python列表和元组的学习笔记

spam = 'cat', 'bat', 'rat', 'dog'，如果用spam1:3，选中的内容是bat、rat和dog

行走的BUG永动机

2023-03-03

2560

记录第一个Python练习的过程

由于需要判断子函数返回值是否为1，因此需要在子函数中增加return（PS：如果子函数没 return，默认返回NONE）

行走的BUG永动机

2023-02-27

2420

Python学习记录-异常处理函数的简单使用

程序在执行到print(spam(0))时出现错误，因为除数不能为0，并且 **后续的内容也未执行**

行走的BUG永动机

2023-02-26

3950

STA学习记录2-时钟定义

clock cycle latency path tree

STA的准备工作包括：设定时钟、指定IO时序特性、指定false path和multicycle path

行走的BUG永动机

2022-11-17

7690

STA-静态时序分析学习记录-1

cell clock delay path tree

cell的传播延时是根据电平转换波形上的某些测量点定义的，使用以下四个变量定义这些测量点

行走的BUG永动机

2022-10-07

8600

学习记录-Python的局部变量和全局变量

当一个函数被调用的时候，就会创建一个局部作用域，在这个函数内的所有变量都存在于该局部作用域内（global的变量除外），该函数返回时，这个局部作用域被销毁，这个局部作用域内的局部变量随之丢失

行走的BUG永动机

2022-10-04

6860

从事件调度理解阻塞和非阻塞

我们知道Verilog是一种并行编程语言，然而Verilog是通过计算机执行的，那么必然要遵循计算机顺序执行的逻辑

行走的BUG永动机

2022-08-14

4690

VIM批量操作-正则表达式

正则表达式

现在回到那个小练习，由于我们主要用正则来进行替换，因此我们先将第一行内容进行复制粘贴

行走的BUG永动机

2022-08-13

5610

VIM批量操作-宏操作

ide 编程算法正则表达式单片机

其实第一反应是利用正则表达式来操作，但是让用正则表达式以外的操作方式，查了不少方法，最终发现了VIM的宏，觉得挺有意思的，特地记录一下

行走的BUG永动机

2022-08-11

1.8K0

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