1回答
在gwan.h头文件中，我看到了LG_VHDL。据我所知，VHDL主要用于FPGA编程。
你能告诉我为什么，怎么会有与vhdl相关的东西？我在任何地方都找不到gwan和vhdl。
vhdl是一种描述语言，您可以描述硬件应该如何工作，还有一个非常复杂的编译器使其成为现实。怎么可能用vhdl描述cgi呢？
谢谢
浏览 3提问于2013-08-30得票数 3
回答已采纳
3回答
我想知道是否有可能从xilinx的原理图中生成vhdl代码。我知道反向是可行的。我想要这样做，因为我很好奇在我完成了mips R2000的数据路径后，代码会是什么样子，而且这也是一种通过更改代码中的关键行来修改大型原理图的简单方法。我已经使用了原理图和vhdl，但我希望看到整个数据路径是用vhdl编写的。我使用的是Xilinx 12.3。谢谢!
浏览 1提问于2012-01-23得票数 1
回答已采纳
4回答
测试VHDL代码逻辑的标准方法是用VHDL编写一个测试平台，并使用像ModelSim这样的模拟器；我已经做了很多次了。
我听说，工程师们现在使用Python来测试VHDL代码，而不是用VHDL编写测试平台。
问题：
这是怎么做的？
- Is this done by writing a test bench in Python and then compiling this Python file or linking into Modelsim?
- Is this done in Python using a module like myHDL and then linking
浏览 29提问于2016-03-02得票数 5
我试图连接VHDL模块的输出整数端口到信号。这个信号将连接其他模块。(这个模块用Verilog写)。但我遇到了这个
错误:在跨语言边界的组件实例化中不支持VHDL整数数据类型。端口"fifo4_frame_number“是连接到Verilog端口的整数VHDL信号。
我还必须说，我可以生成比特流。没有问题。
浏览 9提问于2019-09-23得票数 0
回答已采纳
1回答
我必须用XILINX编写一个VHDL程序，用于以下表达式：
Z = A xor B xor C.
这是我的第一个VHDL程序之一，所以我对语法感到不舒服。请帮我做这个节目。
浏览 3提问于2013-10-01得票数 0
回答已采纳
我正在尝试合成一个VHDL模块，它具有如下所示的sintax：
...
adc_0_ram_addr <= address_i when selector="000" else ( others => '0' );
...
但是，在使用ISE进行合成时，我遇到以下错误：
ERROR:HDLCompiler:1690 This construct is only supported in VHDL 1076-2008
我的项目设置为VHDL20XX，而不是93，所以参考这个poing应该没问题。我已经搜索过了，但什么也没有找到。我如何正确地设置我的IS
浏览 0提问于2013-05-30得票数 0
回答已采纳
我正在尝试用VHDL-AMS为下面的for-loop用C语言写一个代码。
for (i=0; i<m; i*=k)
在上面的例子中，我在特定的步骤‘i=i*k’中递增。我无法在VHDL-AMS中找到这个问题的解决方案。
浏览 2提问于2016-05-09得票数 0
利用RTL SystemC库设计了一种电路。这个电路工作得很好，我可以很好地模拟它。现在我想把它部署到FPGA中，我正在寻找一种方法将我的SystemC代码转换成VHDL或Verilog以便在Xilinx ISE中使用。
有没有办法做到这一点？或者O必须再次做所有的编程，但这次是用VHDL？
浏览 2提问于2013-05-11得票数 2
回答已采纳
哪种编程语言具有简短而优美的语法(在EBNF中)？
有些语言更容易被解析。不久前，我创建了一个简单的VHDL解析器，但它非常慢。这并不是因为它完全是用Python实现的，而是因为VHDL语法( EBNF)非常庞大。Python的EBNF很漂亮，但不是很短。
我建议许多函数式编程语言(如LISP )具有简短的简单语法，但我对更流行的简单命令式语言(如C或Bash )感兴趣。
浏览 0提问于2009-11-22得票数 12
回答已采纳
sudo apt-get install ghdl
似乎一切都安装正确，但没有VHDL2008库。如何添加这些内容？
/usr/bin/ghdl -i --std=08 --work=work /home/user/Projects/endian_swapper/tests/../hdl/endian_swapper.vhdl && \
/usr/bin/ghdl -m --std=08 --work=work endian_swapper_vhdl
/usr/bin/ghdl-gcc:warning: library ieee does not exists for
浏览 8提问于2020-04-14得票数 1
我有一些关于凿转换的问题。我知道这是理论上的，但如果有人能给出他的意见就好了。
1)我想问为什么Chisel不专注于VHDL / SystemVerilog转换。虽然Verilog和VHDL是一样的，但在一些国家，尤其是欧洲，他们更喜欢VHDL。2)类似地，仿真模型采用C++模型。为什么不使用SystemC来实现这个目的呢？
我读了一些笔记，发现FIRRTL是转换CHISEL-->FIRRTL--> Verilog和CHISEL-> FIRRTL--> C++模型的中间人。
使用(低)FIRRTL规格来转换VHDL语言和SystemC模型是一个好主意吗？
浏览 6提问于2018-03-31得票数 5
1回答
我有一个FPGA项目与多个VHDL文件(所有编译没有错误)，写在格子的钻石软件。问题是当我去分配引脚时，我看到的只是一个VHDL文件的输入和输出。如果删除该文件，则会看到另一个文件，netlist分析器具有相同的行为。
是否可以在同一个项目中拥有多个VHDL文件，还是必须将所有内容都写入一个VHDL文件中？
浏览 2提问于2017-08-20得票数 2
回答已采纳
在大学时，我用C语言编写了FPGA程序。然而，我也知道，人们通常用Verilog或VHDL编写FPGA。这是设计师的选择吗？如果是的话，性能的缺点是什么？
理想情况下，我希望用类似C的语言来编写FPGA程序，而不是VHDL.
我想买一个Xilinx Virtex-5，如果有什么区别的话？
浏览 6提问于2012-01-24得票数 30
回答已采纳
8回答
原来的问题是：
在VHDL中有哪些真正有用但深奥的语言特性，您实际上已经能够使用这些特性来完成有用的工作？
原来的问题被删除了，我只是在回答。我认为这是一个有趣的问题，特别是当您将VHDL与其他(正常)编程语言进行比较时。
免责声明:我在VHDL中只做了几个微不足道的例子。
但我特别喜欢的是，与其他编程语言相比(这可能不是您要问的，但我认为仅仅为了这些，每个程序员都应该知道一些VHDL )：
：一个接口有几个不同的实现(体系结构)，并且很容易地交换它们的能力。是语言模型固有的低开销并行性。这让我想起了数据流语言。
浏览 8提问于2009-06-22得票数 10
3回答
我记得在大学的时候，我为FPGA写了一个程序，它是用一种源自C的语言编写的。我知道VHDL和verilog这样的语言。然而，我不明白的是，程序员可以选择使用哪种语言？它依赖于FPGA吗？我将使用Xilinx FPGA。
我感到困惑是因为C变体语言与C语言相似，这并不奇怪--然而我知道像VHDL这样的东西与C语言完全不同。因此，如果我有选择的话，我更愿意使用C变体语言对FPGA进行编程。Xilinx网站有一百万个文档，但它并不是很清楚。
浏览 2提问于2011-12-11得票数 2
假设我有一个用VHDL编写的函数，我想从C中调用它，并在C程序中执行它。我该怎么做呢？
举一个简单的例子会很有帮助。我搜索并找到了，但它只显示了如何在VHDL语言中调用C函数，而不是反过来。
我能不能把我想要实现的VHDL码包含在一个像xilinx这样的工具中，这样就可以制作一个设备驱动程序，并且可以把位流下载到driver?.Using来进行硬件配置.So。最后，C文件将在microblaze中运行，VHDL实现将在FPGA中作为一个设备driver.Can，我调用驱动程序，然后转到C文件？因为我想要做的是用VHDL语言实现C代码的一部分，其余的用C语言实现，然后把它卸载到FPGA上，然后使
浏览 0提问于2016-05-19得票数 0
8回答
如今，用VHDL或Verilog进行硬件设计更像是编程。然而，我看到大家对VHDL/Verilog编程的讨论并不是那么积极。
有没有用Verilog/VHDL/SystemVerilog或SystemC进行硬件设计的论坛？
浏览 1提问于2010-07-01得票数 26
回答已采纳
8回答
我是VHDL的新手，不知道如何调试VHDL代码。
有没有什么软件可以让我深入了解我的VHDL实体的内部信号随着时间的推移或类似的东西？
请帮帮忙。
浏览 0提问于2011-03-29得票数 6
回答已采纳
1回答
从DE1板到PC机的VHDL接口
、、、、
我正在使用DE1 altera板设计一个简单的IC测试器，我真的想实现一个简单的用户界面，用户可以用它将变量输入到VHDL程序(例如一个小型的C++应用程序/表单/yougetmypoint)，所以我的基本想法是：
1)启动FPGA (编程后)
2) FPGA在PC屏幕上启动应用程序，询问一些简单的信息。
3)用户输入信息，并在VHDL代码中实现。
4)在此基础上进行了一些试验。
基本上我想知道这是否有可能？至少如果有可能以一种简单的方式实现这一点，也许可以使用UART吗？我只学了几天VHDL，所以如果这是愚蠢的话，请耐心点。
浏览 0提问于2018-03-13得票数 0
回答已采纳
我对vhdl和系统verilog完全陌生。我必须重新编写包含以下行的vhdl文件：
library ieee;
use ieee.std_logic_1164.all;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
我是否必须包括一些符合系统verilog标准的类似库？在系统verilog中，代码应该是什么样的呢？
浏览 4提问于2014-11-24得票数 0
回答已采纳
2回答
VHDL图灵完成了吗？
、、、
VHDL图灵完成了吗？我的理解是，VHDL创建了一个寄存器机器，而没有任意RAM的寄存器机器并不是图灵完整的。
这个准确吗？对于无法在寄存器机器中解决的问题，是否有一种标准的方法--使用VHDL之外的RAM，并通过VHDL进行管理？
浏览 0提问于2014-10-30得票数 6
1回答
要测试的设计是用VHDL编写的，它的端口使用这样的无约束记录：
type forward_stream is record
data : std_ulogic_vector;
-- further members
...
end record;
这些端口现在应该从systemverilog驱动。有没有任何方法可以使用vhdl记录类型的测试台信号？如果是这样，我如何约束systemverilog中的记录？
还是必须创建一个VHDL包来约束记录并将其作为要在testbench中使用的类型提供？
由于HDL支持在不同的工具之间有很大的不同，我特别询问questasim
浏览 0提问于2016-10-21得票数 0
2回答
我使用VHDL已经有一段时间了，我发现，调试VHDL设计比设计它更难。因为进程是并发的，所以很难知道设计的哪一部分有bug。
像C一样，我们可以使用一些简单的欺骗规则，比如放一条printf语句来查看错误的位置，有没有什么简单的技巧和技巧可以在VHDL中找到这样的错误。
也请建议我任何网站或do文件，这可以用于相同的。
浏览 0提问于2015-03-06得票数 1
1回答
我正在尝试用VHDL处理逻辑单元分解。我是VHDL的初学者。所以我开始在MATLAB中实现LU分解算法。
a = [1 2 2;3 4 4;5 6 6];
x=a;
n=size(x,1);
l=zeros(n,n);
u=zeros(n,n);
for k=1:n
if (a(k,k)~=0)
u(k,k)=x(k,k);
l(k,k)=1;
for i=k+1:n
l(i,k)=x(i,k)/x(k,k);
u(k
浏览 0提问于2016-03-08得票数 0
1回答
(unix-system “which [name])和which [name]命令的区别是什么？
例如，当我使用(unix-system “which visual_elite)命令时，会得到以下结果：
/home/vhdl/edatools/mentor/visualelite/VisualElite-4.2.1/Linux2.4/bin/visual_elite
当我使用which visual_elite在命令行上做同样的操作时，我得到
enidl-atlas-schur <76> # which visual_elite
visual_elite is /home/vhd
浏览 0提问于2011-04-07得票数 0
我正在用累加器编码一个4位二进制加法器：
library ieee;
use ieee.std_logic_1164.all;
entity binadder is
port(n,clk,sh:in bit;
x,y:inout std_logic_vector(3 downto 0);
co:inout bit;
done:out bit);
end binadder;
architecture binadder of binadder is
signal state: integer range 0 to 3;
s
浏览 4提问于2009-12-01得票数 2
回答已采纳
我有两个代码，一个是Verilog的，另一个是vhdl的，它用一个16位二进制数来计算一个数字。两者都做同样的事情，但是在使用Xilinx进行合成之后，我得到了不同的合成报告。
Verilog代码：
module num_ones_for(
input [15:0] A,
output reg [4:0] ones
);
integer i;
always@(A)
begin
ones = 0; //initialize count variable.
for(i=0;i<16;i=i+1) //for all the bits.
浏览 3提问于2017-11-04得票数 1
1回答
我有一个布尔函数minimize，我想用VHDL创建它。我用电路创建了它，它工作得很完美，但当我用VHDL创建它时，它给出了不同的输出。有人可以检查我的布尔函数和代码并帮助调试吗？
下面是布尔函数
Q0 = A0 + A1 + (~A2 * ~A3 * ~B0 * (B1 + ~B2 * B3))
下面是我用于布尔函数的代码：
Q0 <= (A0) or (A1) or (not A2 and not A3 and not B0 and B1) or (not A2 and not A3 and not B0 and not B2 and B3);
浏览 0提问于2013-10-25得票数 1
您能在systemverilog文件中导入vhdl包吗？
假设我有一个VHDL包：
library ieee;
use ieee.std_logic_1164.all;
-- FILE: my_pkg.vhd
package my_pkg is
type type1 is record
sig2 : std_logic;
vec1 : std_logic_vector(7 downto 0);
end record;
end package;
我可以在这样的系统Verilog文件中使用它：
浏览 24提问于2022-01-19得票数 -1
我试图模拟一个Xilinx GTXE2收发信机。在GTXE2_CHANNEL.vhd中，我得到了一个错误，在库'ieee‘中找不到'std_logic_arith’。
首先，这是我的机器设置：
Windows 7 (pro，x64，德语)
PowerShell 4.0
Python 3.4
Xilinx ISE 14.7 (x64，英文)
Xilinx 2014.2 (x64，英文)
GHDL 0.31 for Windows ()
所以问题1:包含在GHDL中吗？
我试图将VHDL标准更改为VHDL-2008 --std=0
浏览 2提问于2014-09-14得票数 3
回答已采纳
VHDL和Verilog具有相同的用途，但大多数工程师都喜欢这两种语言之一。我想知道谁喜欢哪种语言。
关于Verilog和VHDL之间的分离，有许多神话和共同的智慧。(ASIC / FPGA、欧洲/美国、商业/国防等)如果你四处打听，人们会一遍又一遍地告诉你同样的事情，但我想知道这些神话是否基于现实。
所以我的问题是:有谁能提供定量数据的来源来说明谁使用VHDL，谁使用Verilog？再说一次，我在寻找数字，而不是直觉和一般的指示。
浏览 11提问于2011-02-11得票数 13
回答已采纳
1回答
我正在尝试使用vim 7.2 (在Windows XP上)自动缩进和格式化一些VHDL和Matlab代码。为此，我尝试使用"gg=G“命令。然而，这并不能正常工作。代码根本没有适当地缩进。
举个例子，我有下面的源代码，它已经被适当地缩进了：
% This function is based on the code_g_generator() function
function [v_code] = get_code(n_code_number)
% There is no need to clear the persistent variables in this function
m
浏览 2提问于2010-04-27得票数 5
1回答
有人能解释δ周期如何影响VHDL模拟的波形吗？我知道这与VHDL如何确定优先级有关，但我不完全确定是如何确定优先级的。
浏览 1提问于2017-04-27得票数 7
回答已采纳
1回答
我正在考虑在下学期上一门叫做“数字系统架构”的课程，我知道我们需要用一些编程语言来编程微控制器，比如C、C++、verilog和VHDL。我想做好上这门课的准备，但我需要知道我是否需要更深入地学习这些语言。
目前，我已经上了一门关于基本Java的课程，涉及基本方法、数据类型、循环结构、向量、矩阵和GUI编程。我必须更深入地学习Java，然后使用C和C++吗？此外，我知道基本的verilog和VHDL。
浏览 0提问于2012-09-13得票数 1
回答已采纳
我是VHDL的新手，我有一段代码，我就是找不出其中的错误。传达的信息是：
Error (10500): VHDL syntax error at 3badder.vhd(6) near text "3"; expecting an identifier
我的代码：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity 3badder is
port( a
浏览 1提问于2018-12-05得票数 0
1回答
这是一个简单的VHDL设计的触发器。请告诉我如何将vhdl文件导入systemverilog，以便我可以使用UVM进行验证。如果有更好的方法，那么包装请告诉我。我用的是Questa 10.4d。
library ieee;
use ieee. std_logic_1164.all;
use ieee. std_logic_arith.all;
use ieee. std_logic_unsigned.all;
entity flipflop is
port(D, Clock : in std_logic;
Q : out std_logic);
end flip
浏览 2提问于2016-04-20得票数 1
我目前正在尝试在我的Verilog设计中使用某些遗留的VHDL代码。虽然可以在Verilog中实例化VHDL模块，但我找不到在Verilog中调用VHDL函数的方法。(除了将其包装在VHDL模块中并实例化该模块之外)。有没有办法在Verilog中直接调用VHDL函数？
浏览 1提问于2016-04-21得票数 5
VHDL允许通过端口传递实数(浮点数)吗？
对于此代码：
<code>A0</code>
输出：
<code>D1</code>
浏览 26提问于2018-12-16得票数 2
2回答
我有一个执行查找表的C程序。我通过控制台插入矩阵的大小，并将输出数据打印到文本文件中。然后将存储在文本文件中的这些数据输入到VHDL编译器中，以获得电路的设计。有人知道如何使用VHDL代码读取这些数据吗？谢谢
浏览 0提问于2015-01-28得票数 0
1回答
你好，我可以用程序检查windows手机屏幕是否被密码锁定。
我需要通知用户，由于安全原因，他应该用密码锁定屏幕。
浏览 2提问于2013-11-05得票数 2
回答已采纳
2回答
我正在对现有的linux c++项目做一些修改。
在/vobs/ua/HDL/VHDL/CmdUtil/src/help.c中，我对func的定义如下：
void func(){
...
}
在/vobs/ua/HDL/Interface/cli/src/cliSystem.C文件中，我编写了以下代码：
extern void func();
...
void func1(){
...
func();
...
}
在/vobs/ua/HDL/VHDL/DsnMgr/src/shell.c文件中，我写了以下内容：
extern void func();
...
void func2(
浏览 0提问于2017-04-21得票数 0
回答已采纳
4回答
我正试图解析以下文本
# ---------------------------------------------------------------------------- #
# Packages
# ---------------------------------------------------------------------------- #
set_global_assignment -name VHDL_FILE [file join $::quartus(qip_path) "file_1_test_1_qip.vhd"]
set_global_a
浏览 8提问于2016-08-19得票数 1
回答已采纳
2回答
我设计了一个密码锁活动，它要求用户在访问应用程序之前输入一个密码。
我有一个设置页面，允许用户启用或禁用密码锁，并且该设置被保存在sharedpreference中。
该应用程序如何：
如果选中设置页面中的"Passcode Lock“，则在启动或恢复时显示密码锁定活动？
如果设置页中的"Passcode Lock“未选中，则不显示passcodelock活动？
浏览 6提问于2015-03-21得票数 0
我希望通过编程将锁屏类型从密码锁更改为刷锁，或者从密码锁更改为无。
我已经阅读了文档
但是没有相同的示例代码，你能告诉我怎么做吗？谢谢!
浏览 2提问于2015-01-29得票数 1
首先是Verilog： function [ADDR_WIDTH-1:0] gray_conv;
input [ADDR_WIDTH-1:0] in;
begin
gray_conv = {in[ADDR_WIDTH-1],
in[ADDR_WIDTH-2:0] ^ in[ADDR_WIDTH-1:1]};
end
endfunction 下面是我将Verilog格雷码函数转换成vhdl的尝试： library ieee;
use ieee.std_logic_1164.all;
entity bus_fifo_async is
generic(
浏览 13提问于2019-04-30得票数 0
4回答
对于C#，通常建议您反转if语句以减少嵌套if-statements的数量。
例如，它建议下面的代码：
private void Foo()
{
if (someCondition)
{
// Some action
}
}
可改为：
private void Foo()
{
if (!someCondition) return;
// Some action
}
对于VHDL代码，有类似的方法吗？即使有可能，是否有充分的理由在VHDL中避免这种编码风格？
我想知道是否有可能在VHDL中实现这样的目标。
process(clock)
be
浏览 2提问于2014-03-14得票数 1
回答已采纳
扫码
添加站长 进交流群
领取专属 10元无门槛券
手把手带您无忧上云
相关资讯
热门标签
云服务器
ICP备案
对象存储
腾讯会议
实时音视频活动推荐
腾讯云开发者
