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    systemverilog之program与module

    在SV中,我们可以使用Program实现上述情况: 假设我们把第一种testbench改为program,如下所示: module counter(input clk); bit [3:0]...因此,我们一般推荐在Testbench中使用program,在设计dut中使用module,在顶层module中例化dut的module和 testbench的program。...program中的注意点: program中不能例化其他program和module 不能出现interface和always,可以使用initial forever替代always program内部可以发起多个...initial块 program中内部定义的变量最好采用阻塞赋值,当然采用非阻塞仿真器也不会产生error,驱动外部信号则应该采用非阻塞赋值 program中的initial块和module中的initial...program中存在的多个initial块中,如果有一个initial采用了退出系统函数$exit(),则会结束该program,而不仅仅是该initial块。

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