URAM容量为288Kb，一个URAM深度为4K（4×1024），宽度为72b。...而URAM只有一个时钟，在URAM288的Primitive声明中可以看到该时钟CLK。...尽管在使用XPM_MEMORY实例化URAM时可以看到clka和clkb，但这两个端口最终都连接到URAM的物理端口CLK上。...而URAM的初始值只能为0，且无法更改，换言之，其初始值是不可设定的。这也就意味着BRAM可以配置成ROM而URAM不可以。...而URAM提供了专门的级联寄存器，同样需要根据时钟频率合理选择Latency，此时会影响到级联寄存器的使用。如下图所示，是4个URAM的级联情形。 ?
尽管通过report_utilization命令可查看不同RAM（Block RAM，Distributed RAM，URAM）的资源利用率，但report_ram_utilization能够获得更多的信息...同时还可以看到IREG_A、OREG_A等UltraRAM的属性，据此可判定该URAM是否使用了自带的输入寄存器和输出寄存器。 ?
尤其要避免LUT/BRAM/DSP/URAM利用率同时出现大于80%的情形。如果BRAM/DSP/URAM这些Block利用率无法降低，那么要确保LUT利用率低于60%。 ?...（6）从之前低拥塞的布线或布局结果中继承DSP/BRAM/URAM的布局。这可通过如下脚本实现。 ?
思考一下： 对于URAM是否也可以通过设置独立的地址空间将其配置为两个独立的单端口RAM？ 观察URAM的物理管脚，不难发现A/B端口都有相应的地址、使能、读写控制信号。...与BRAM不同的是URAM的读写使能信号是同一个管脚RDB_WR_A/B，其为0时执行读操作，为1时执行写操作，这意味着一旦A/B端口独立，同一端口的读写操作就无法同时发生，因此，如果采用上一篇文章中介绍的方法将其配置为两个独立的单端口
提供BRAM/URAM/DSP工作模式设置。 PDM使用流程： PDM支持两种使用流程：手工流程和导入流程。手工流程要求工程师手动输入各种参数，如时钟频率、翻转率、各类资源使用量以及使用模式等。...对于URAM，可进行级联个数设置、Latency设置、工作模式设置、工作频率设置等，如下图所示。 此外，我们还可以进行其他部分的功耗评估，如PS、AIE、NoC、DDR控制器等硬核。
从Resource角度看，报告会呈现主要资源如BRAM/URAM、DSP、LUT和FF的使用量，如图中紫色部分所示。...Bind Storage Report则会显示设计中的数组在转成RTL代码后的具体实现方式，是采用LUTRAM、BRAM还是URAM。
在Device视图下： 可以查看FPGA芯片可用资源 例如：LUT、FF、BRAM、DSP、URAM等的个数； 可以查看关键资源的分布情况 例如：PCIE的位置，高速收发器的位置，因为这些位置直接影响到
-max_uram:设置设计中允许的最大UltraRAM（UltraScale+™设备块RAM）块。默认设置为-1表示该工具选择指定零件允许的最大数量。...-max_uram_cascade_height:控制该工具可以级联的UltraScale+设备UltraRAM块的最大数量。默认设置为-1表示该工具选择指定零件允许的最大数量。
有三种实例化UltraRAM的方法：采用URAM288原语，采用手工编写RTL代码结合RAM_STYLE综合属性，采用XPM_MEMORY。
Global：拥塞区域的Combined LUT过多，或者控制集过多； Long：拥塞区域的BRAM、URAM和DSP过多，或者跨die路径过多； Short：拥塞区域的MUXF或Carry Chain
Directive，用于指定操作需要用什么资源实现，例如，可以将数组映射为RAM_1P_BRAM，即单端口RAM，且该RAM采用Block RAM实现；类似的还有RAM_2P_LUTRAM、RAM_2P_URAM
思考一下： 对于URAM是否可以这么配置？
设计中用到了两个单端口RAM，分别采用URAM和BRAM实现。 ?
性价比高，从下面的图可以看到，VU系列，从VU7P到了VU9P，资源增加的比例是最高的，再往后的更高端的FPGA，资源相对VU9P增加的并不是特别明显，像BRAM，VU9P就已经达到了75.9Mb，URAM
对于一些以DSP、BRAM或URAM为起点或终点的路径，如果这些模块自带的一些流水寄存器没有使能，可通过选项-evaluate_pipelining生成额外的约束使能这些流水寄存器。
一类路径是由纯粹的CLB中的资源（FF，LUT，Carry，MUXF）构成的路径；另一类则是Block（DSP，BRAM，URAM，GT）之间的路径。
•ultra：指示工具使用UltraScale +™URAM原语。 默认情况下，该工具根据启发式选择要推断的RAM，以便为大多数设计提供最佳结果。将此属性放在为RAM声明的数组或层次结构级别上。
UltraScale+芯片，几乎FPGA内部所有组件都是可以部分可重配置的，这包括CLB中的查找表（LUT）、触发器（FF）、移位寄存器（采用LUT实现）、分布式RAM/ROM等，Block如BRAM、URAM
}, "rtl_resource_usage": { "BRAM": "0", "DSP": "0", "FF": "0", "LUT": "0", "URAM...}, "rtl_resource_usage": { "BRAM": "0", "DSP": "0", "FF": "0", "LUT": "0", "URAM
这意味着队列状态必须完全存储在FPGA的Block RAM（BRAM）或Ultra RAM（URAM）中。...由于需要128位RAM，并且URAM块为72x4096，因此存储4096个队列的状态仅需要2个URAM实例。利用 URAM 实例可以将队列管理逻辑扩展到每个接口至少处理 32,768 个队列。...用于存储队列状态信息的BRAM或URAM阵列对于每个读取操作都需要几个延迟周期，因此queue_manager是使用流水线结构构建的，以促进多个并发操作。...与队列管理逻辑类似，循环传输调度程序还将队列状态信息存储在FPGA上的BRAM或URAM中，以便可以扩展以支持大量队列。传输调度程序还使用处理流水线来隐藏内存访问延迟。
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