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发表了文章 2023-06-082023-06-08 11:33:00

跨时钟域传输总结（包含verilog代码|Testbench|仿真结果）

快时钟域相比慢时钟域采样速度更快，也就是说从慢时钟域来到快时钟域的信号一定可以被采集到。既然快时钟一定可以采集到慢时钟分发的数据，那么考虑的问题就只剩下如何保证...

Loudrs 2023-06-082023-06-08 11:33:00

verilog、数据、同步、异步、指针

发表了文章 2023-06-052023-06-05 14:01:59

异步FIFO设计原理与设计方法以及重要问题汇总（包含verilog代码|Testbench|仿真结果）

经典电路设计是数字IC设计里基础中的基础，盖大房子的第一部是打造结实可靠的地基，每一篇笔者都会分门别类给出设计原理、设计方法、verilog代码、Testben...

Loudrs 2023-06-052023-06-05 14:01:58

fpga、verilog、system-verilog

发表了文章 2023-05-312023-05-31 09:49:41

如何实现一个RAM？（单端口RAM、伪双端口RAM、真双端口RAM|verilog代码|Testbench|仿真结果）

Loudrs 2023-05-312023-05-31 09:49:41

fpga、verilog

发表了文章 2023-05-262023-05-26 13:54:21

毛刺消除与输入消抖（单边毛刺滤除、双边毛刺滤除、输入防抖|verilog代码|Testbench|仿真结果）

Loudrs 2023-05-262023-05-26 13:54:21

fpga、verilog、system-verilog

发表了文章 2023-05-242023-05-24 11:03:17

边沿检测（上升沿检测、下降沿检测、双边沿检测|verilog代码|Testbench|RTL电路图|仿真结果）

Loudrs 2023-05-242023-05-24 11:03:17

fpga、verilog、system-verilog

发表了文章 2023-05-232023-05-23 10:32:51

异步复位同步释放（verilog代码|Testbench|仿真结果）

Loudrs 2023-05-232023-05-23 10:32:51

fpga、verilog、system-verilog

发表了文章 2023-05-222023-05-22 10:55:34

七种常见计数器总结（格雷码计数器、环形计数器、约翰逊计数器、FLSR、简易时分秒数字秒表等|verilog代码|Testbench|仿真结果）

Loudrs 2023-05-302023-05-30 13:56:51

fpga、verilog、system-verilog

发表了文章 2023-05-172023-05-17 09:19:14

串并转换（串入并出、并入串出、移位寄存器法和计数器法|verilog代码|Testbench|仿真结果）

Loudrs 2023-05-182023-05-18 17:39:25

fpga、verilog、system-verilog

发表了文章 2023-05-162023-05-16 20:48:57

九种移位寄存器原理与设计（循环（左、右、双向）移位寄存器、逻辑和算术移位寄存器、串并转换移位寄存器、线性反馈移位寄存器LFSR）

Loudrs 2023-05-252023-05-25 09:15:50

fpga、verilog、system-verilog

发表了文章 2023-05-162023-05-16 10:42:28

线性反馈移位寄存器LFSR（斐波那契LFSR（多到一型）和伽罗瓦LFSR（一到多型）|verilog代码|Testbench|仿真结果）

Loudrs 2023-05-182023-05-18 17:36:22

fpga、verilog、system-verilog

发表了文章 2023-05-152023-05-15 10:11:23

自然二进制数与格雷码的相互转换（verilog代码|Testbench|仿真结果）

Loudrs 2023-05-182023-05-18 17:35:48

fpga、verilog、system-verilog

发表了文章 2023-05-142023-05-14 10:38:07

奇偶校验器设计（奇偶校验与奇偶检测，XOR法和计数器法|verilog代码|Testbench|仿真结果）

Loudrs 2023-05-182023-05-18 17:35:29

fpga、system-verilog、verilog

发表了文章 2023-05-132023-05-13 10:04:21

序列模三检测器（状态机法设计原理|verilog代码|Testbench|仿真结果）

Loudrs 2023-05-182023-05-18 17:35:02

fpga、verilog、system-verilog

发表了文章 2023-05-122023-05-12 11:19:31

序列发生器（两类序列、三种设计方法和两种发生模式|verilog代码|Testbench|仿真结果）

Loudrs 2023-05-182023-05-18 17:34:26

fpga、verilog

发表了文章 2023-05-112023-05-11 13:19:16

序列检测器（两种设计方法和四种检测模式|verilog代码|Testbench|仿真结果）

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fpga、verilog

发表了文章 2023-05-102023-05-10 18:05:45

数字分频器设计（偶数分频、奇数分频、小数分频、半整数分频、状态机分频|verilog代码|Testbench|仿真结果）

Loudrs 2023-05-182023-05-18 17:33:49

fpga、verilog

创建了专栏 2023-05-102023-05-10 18:00:57

数字IC经典电路设计

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线性反馈移位寄存器LFSR（斐波那契LFSR（多到一型）和伽罗瓦LFSR（一到多型）|verilog代码|Testbench|仿真结果）

自然二进制数与格雷码的相互转换（verilog代码|Testbench|仿真结果）

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序列模三检测器（状态机法设计原理|verilog代码|Testbench|仿真结果）

序列发生器（两类序列、三种设计方法和两种发生模式|verilog代码|Testbench|仿真结果）

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数字分频器设计（偶数分频、奇数分频、小数分频、半整数分频、状态机分频|verilog代码|Testbench|仿真结果）

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