使用 GM6506 为 FPGA 设计一个电源轨

上个文章写的比较长了，比价枯燥，评估下来给FPGA做电源合适，这里就算一个合适的场景。

目标：VOUT = 5 V，IOUT_max = 4 A

负载：FPGA（典型数字电源）

合理假设：上游有一个 5.5 V 左右电源，给 GM6506 做前级，GM6506 输出 5 V（Buck，占空比约 5/5.5 ≈ 0.91）；GM6506 支持接近 100% 占空比的工作模式，用来做这种“低压差”场景是符合手册描述的。

输出电容 COUT 计算与选型

手册给的推荐公式（单位：COUT 用 F，fSW 用 Hz）是：

这里我们按实际最大电流 4 A 来设计：

代入：

所以推荐输出电容 约 150 µF。

实物选型，可以用几颗陶瓷电容并联，比如：47 µF / 6.3 V / X7R（0805 或 1206）× 3 颗 → 有效容值在 140–150 µF 区间或者 100 µF + 47 µF + 22 µF 组合，凑到 150–170 µF 左右

由于陶瓷电容在 5 V 偏置下会掉容，宁可略多一点，目标 150–220 µF 都是合理区间。

反馈电阻（设定 5 V）计算

反馈公式：

目标 ：

选一个合适的 RB：取 （0.1% 精度）

则

实际选值（E96 系列）：

对应输出电压：

已经非常接近 5 V（误差 < 0.2%），再加上芯片本身 ±1% 的参考偏差，完全在 FPGA 电源要求之内。

CFF（超前电容）：

根据手册的建议，一般在 10–22 pF 之间；可以仿照例子，用 22 pF 从 VOUT 到 FB，改善重载瞬态。

输入电容设计和电流应力

Buck 拓扑下，输入电容的 RMS 电流近似为：

假设 VIN = 5.5 V：

占空比

所以：

选型建议：至少放 22 µF + 4.7–10 µF + 1 µF 多颗陶瓷，从 VIN 引脚直接到 PGND，尽量靠近芯片；总体 RMS 能力 > 1.5 A 比较保险，可以参考陶瓷电容 datasheet 的 “RMS ripple current” 指标（如果有）。

软启动电容 CSS 计算

软启动电容公式（手册中给出形如 SS 电容由约 10 µA 电流充电到 0.6 V）：

取

假设希望 5 V 大约 2 ms 内缓慢拉起（减小浪涌）：

选标准值：33 nF 接在 SS→AGND。

噪声估算：纹波 + 负载阶跃

电感电流纹波和稳态输出纹波

GM6506 集成电感的数据手册里没直接给出数值（通常在几百 nH 量级），我们假设内部电感 约 0.47 µH（这是同类 6 A / 1.6 MHz 模块的常见值，用来做数量级估算）：

Buck 纹波电流公式：

代入：

，，

电容导致的理想三角纹波电压：

使用 ：

再考虑电容等效 ESR：假设并联后的等效 ESR ≈ 3 mΩ（多颗陶瓷并起来）

综合估计：稳态纹波 ≈ 2–3 mVpp（这是比较乐观但合理的数量级）

和 datasheet 在 1.2 V、0.8 V 时示波图看到的 mV 级纹波是同一个量级，只是电压放大了而已；对 5 V 数字电源来说，2–3 mVpp 纹波非常小，远小于 FPGA 一般允许的 ±5% 容差（250 mV）。

负载阶跃瞬态（0.5 A → 4 A ）

参考手册给的估算式：

取一个“比较极端”的负载跃变：

（从 1 A → 4 A）

考虑波形实际有一点过冲/振铃，真实瞬态可能在 40–50 mV 量级，时间尺度几十 µs 即收敛。这比 datasheet 在 1.2 V 输出、4.5 A 阶跃时看到的 100 mV 左右尖峰要更“温和”一些（因为我们用了更大的电容 / 更小负载）。

对 5 V 轨来说：50 mV / 5 V = 1%，远小于多数 FPGA 要求的 ±5%（甚至 ±3%）电源容差。

这个配置对 FPGA 来说是否“够干净”？

综合上面：

稳态纹波 ≈ 2–3 mVpp

大负载跃变瞬态 ≈ 40–50 mV（约 1%）

频谱集中在 1.6 MHz 及其谐波，不会在几十 kHz有问题。

对 FPGA 这种典型数字负载来说：电源容差一般是 ±5% 左右，你这里的设计连 ±1% 都碰不到；数字负载本身对高频噪声的 PSRR 不敏感，只要 DC 电压和大尺度瞬态在范围内就行；所以这套 VOUT=5 V / 4 A 的 GM6506 方案，直接喂 FPGA 是完全没有问题的，不需要额外 LDO。