我如何知道我的代码是否可综合？[Verilog]
我如何知道我的代码是否可综合？[Verilog]
提问于 2011-09-27 06:34:05
在使用自顶向下方法在verilog中设计电路时，我可以从电路的行为开始，然后定义每个模块中的细节，以构建可综合的结构电路。但是我怎么知道我的代码是否可综合呢？在verilog中支持合成有什么可遵循的指导原则吗？
回答 2
Stack Overflow用户
回答已采纳
发布于 2011-09-29 05:05:40
有一个“标准”，IEEE 1364.1，但正如马丁指出的那样，每个工具都支持它想要的任何东西。如果你需要免费资源，我推荐你使用Xilinx XST User Guide。
此外，结构化verilog通常意味着您正在创建接近网表的描述，并且在这种情况下您将使用的构造是可合成的构造的一小部分。
Stack Overflow用户
发布于 2011-09-28 10:10:13
请阅读您要使用的任何合成工具附带的文档。这将向您展示您可以做些什么--有时您必须以非常具体的方式编写代码才能获得预期的结果。
最终，没有什么比体验更好的了--定期运行你的合成器(或代码的一小部分)，看看这个工具产生了什么。
页面原文内容由Stack Overflow提供。腾讯云小微IT领域专用引擎提供翻译支持
原文链接：
https://stackoverflow.com/questions/7565095
复制相关文章
相似问题
腾讯云开发者
