在Vivado 2020.2的模拟中，VHDL记录字段不会更新

可能是由于以下几个原因：

1. 错误的代码逻辑：请检查代码中是否存在逻辑错误，例如在字段更新之前缺少必要的触发条件，或者在字段更新之后未正确处理相应的信号。
2. 同步问题：在时序设计中，需要注意信号的同步。如果记录字段的更新是依赖于时钟信号的边沿触发，那么请确保在记录字段更新之前，时钟信号已经被正确同步。
3. 模拟设置问题：确认一下是否正确设置了模拟的时钟频率和仿真时间。如果时钟频率过高或者仿真时间过短，可能导致记录字段无法正确更新。

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