如何在Modelsim/Questasim中指定波形高度？ - 腾讯云开发者社区

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Vivado调用Questa Sim仿真小技巧

对于System Verilog的语法支持更加完善，本文以Questa Sim为例说明一下Vivado调用第三方仿真软件查看波形的过程中存在的一些问题。...1、添加新的观测信号需要重新仿真 Vivado直接调用Modelsim/QuestaSim进行仿真时，波形文件里默认只会出现仿真最顶层中包含的信号，若此时将仿真运行一段时间后，想要查看其他模块信号波形时...图2 QuestaSim仿真波形此时，我们若想查看l_ethernet_0_pkt_gen_mon这个模块的波形时，直接进入波形界面进行添加，结果如图3所示。 ?...图3 QuestaSim仿真波形从图3中可以看到，当模块的信号被添加进来后，已经运行过的仿真时间内，新加入的信号没有仿真结果。...图4 QuestaSim仿真波形添加了l_ethernet_0_pkt_gen_mon这个模块，可以发现仿真过的时间内同样有仿真结果，如图5所示。 ?

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NCVerilog+SimVision+Vivado仿真环境搭建

IUS，是Cadence的一款可以用于数字IC设计仿真的套件工具，它就是我们所熟知的NC-Verilog，内置有图形界面的nclaunch，或是直接使用命令行及脚本去run仿真，然后通过输出的.shm波形文件可以在套件中的...Simvision波形观察软件中对波形进行观察，它可以实现wave—source code—schematic这三者的相互实时映射，为代码仿真调试提供了极大的便利。...且它的仿真效率要远远高于Modelsim、Questasim等Windows系统下常用的仿真软件，因此强烈推荐使用这款仿真软件。...和Questasim一样）。...安装过程中如有问题，欢迎留言沟通交流。

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【软件分享】脱离Vivado建立单独仿真环境软件

开发目的 FPGA项目开发的过程中，需要完成设计代码开发、验证环境搭建、仿真分析、板级验证等操作，在这个过程中，许多操作虽然必不可少但是步骤是重复的。...但是在实际项目开发过程中，当我们修改代码后，需要关闭仿真软件并重启仿真，之前加载的波形信号也需要重新加载。...因而很多时候，我们希望脱离Vivado，利用Modelsim或者VCS等第三方仿真工具，提高仿真效率；在这个过程中，通过提取工程中的代码文件和IP核信息文件，缩减工程所占用的内存空间，方便项目开发人员同步及备份...源仿真工具可供选择的有：ModeSim、Questasim，目的仿真工具可供选择的有ModeSim、Questasim、VCS，如图7所示。...当目的仿真工具选择“modelsim”或者“questasim”，sim文件夹内容如图12所示。其中.coe文件是源vivado工程的RAM的初始化文件，不是该软件生成的文件。

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windows下简单搭建Questa的UVM平台

编写sim.do文件 set UVM_DPI_HOME D:/Program/questasim64_10.6c/verilog_src/uvm-1.2/lib set UVM_src D:/Program.../questasim64_10.6c/verilog_src/uvm-1.2/src vlib work vlog +incdir+$UVM_src +incdir+C:/Users/13772/Desktop...mtiUvm -L mtiUPF testbench.sv vsim -c -sv_lib $UVM_DPI_HOME/uvm_dpi work.top -novopt run -all 上述代码中，...第一行指定了questa下UVM的DPI接口位置第二行指定了UVM1.2库源代码的位置第三行是创建work工作库第四行是把自己的代码和uvm的代码加进去，编译仿真 2....3.更改modelsim.ini文件，首先去掉其只读属性，打开文件，把其中的UVM1.1d更改为1.2。然后再加上只读属性。 4.双击run.bat文件，就可以自动跑起来了。

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FPGA学习笔记

状态机设计状态机是FPGA设计中的重要组成部分。...仿真工具ModelSim/QuestaSim：常用的Verilog/VHDL仿真器，用于验证设计功能。...ILA（Integrated Logic Analyzer）：内建逻辑分析器，集成在FPGA中，用于在板上运行时捕获信号状态。2....分析波形：使用仿真工具查看信号波形，确认设计是否符合预期。3. 常见调试技巧断点设置：在关键位置设置断点，观察执行过程。覆盖率分析：检查设计覆盖了多少测试用例，确保测试的全面性。...** Mentor Graphics ModelSim**：用于Verilog和VHDL的仿真工具。

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【源码】手把手教你用Python实现Vivado和ModelSim仿真自动化

我们在Windows系统下使用Vivado的默认设置调用第三方仿真器比如ModelSim进行仿真时，一开始仿真软件都会默认在波形界面中加载testbench顶层的信号波形，并自行仿真1000ns后停止。...出现仿真波形界面如图： ? 该界面中添加的信号分组与../wave.do文件中设置的信号相同，说明这里实现了对自定义信号的自动添加。...因此，Vivado本身就已经提供了这样方便的仿真操作选项，如果只是想实现自动记录全部信号波形和自动添加保存的自定义信号波形操作的话，我们直接设置修改仿真选项中的log_all_signals和custom_wave_do...但是，这样的脚本还存在着许多粗糙的缺陷或有待发展之处：代码各种变量如工程文件路径、软件版本路径、仿真目录路径等的赋值都是固定赋值，那么在将脚本迁移到另一个工程下使用时，就需要根据版本和工程目录名等环境自行去修改脚本...3.1.1.2 指定的Tcl脚本路径 # 指定Tcl脚本路径 SimTclFilePath = 'sim.tcl' 由于指定Tcl脚本是跟随Python脚本一起的，与实际仿真哪个工程无关，名称和位置都固定

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【干货】推荐一款FPGA仿真调试鸟枪换炮的工具！

一般来说，拿FPGA综合工具如ISE/Vivado或Quartus做仿真纯粹是小孩子过家家瞎胡闹，ModelSim做仿真虽然是正道但也存在诸多问题（如ModelSim的仿真结果用来做芯片是不被认可的），...在nLint的环境中，可以很方便的进行需测试的文件和规则的整理，工程师可以在nLint提供的图形界面中指定哪些源代码文件需要检查，哪些设计规则需要检查，并且可以针对不同的设计规则赋予不同的参数以符合自身的规则定义...可能您会觉的只要有仿真器，如 ModelSim，就可以做 debug 了，我何必再学习这个软件？实际上这个软件能够帮助设计者快速理解代码、波形和原理图之间的联系，使得调试变得十分地便捷。...另外，笔者试了一下64位的ModelSim软件，按照上述方法无法正确产生fsdb文件，换回32位的ModelSim软件，如Modelsim SE 6.5b，则能够顺利产生波形文件。如下图所示 ?...找到对应的代码后，还可以继续找该变量的前驱和后继，同时，随时可以添加进波形中进行查看（这要比ModelSim方便多了，常常因为波形中没有提前添加某个信号，而不得不重新跑一下仿真）。 ?

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Modelsim中UVM环境的搭建

在modelsim中建立UVM环境，使用的UVM版本是UVM1.1b。在modelsim的安装目录下的 UVM-1.1b/win64下，就有一个uvm_dpi.dll。...mtiOvm -L mtiUvm -L mtiUPF $UVM_HOME/src/uvm_pkg.sv $WORK_HOME/dut.sv top_tb.sv 命令 incdir 的用法和含义如下：如：...即将包含文件的路径添加进工程中。缺省是搜索当前路径，YOUR_SOURCE_PATH 指定的路径。 3,启动仿真. 输入下面命令，启动仿真。...vsim -c -sv_lib $UVM_DPI_HOME/uvm_dpi work.top_tb 添加所有波形，星号 * 表示添加所有顶层信号波形。...双击该文件，即可自动打开modelsim，自动执行仿真操作。bat文件中的 Vsim 命令执行依赖于第一步中modelsim环境变量的添加。如果该命令不能运行，请正确添加modelsim的环境变量。

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数字ICFPGA设计基础_入门必备“常识”

对于对数字IC/FPGA设计感兴趣，并希望在这儿方向深入发展的同学而言，经常困惑在日后的找工作时，实际工程设计中需要哪些基本知识与技能。在网络上搜索各种资料，费事费力。...a）：功能验证：对于初学者（在校生），能modelsim/questasim上做仿真测试，熟悉波形窗口；debug RTL code。...在学习中，尽量理解背后的原理，不是只记住怎么做，还要知道为什么要这么做：what -> how -> why -> do it better。

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最实用的Modelsim初级使用教程

II 菜单Tools ——>General——>EDA Tool Options，进行相关设置，如modelsim：C:\Modeltech_6.3g\win32 如图2所示。...图8 设置Testbench向导可以指定Testbench的名称以及要编译到的库等，此处我们使用默认设置直接点Finish。...PATH要设置好modelsim安装路径,如：D:\Modeltech_6.3\win32）。...图25 仿真波形 4.2 观察特定信号波形如果设计者只想查看指定信号的波形，可以先选中objects窗口中要观察的信号，然后点右键选择Add to Wave->Selected signals,见下图...图26 查看特定信号波形 4.3 保存和导入波形文件(待定) 如果要保存波形窗口当前信号的分配，可以点File->Save,在出现的对话框中设置保存路径及文件名，保存的格式为.do文件。

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适合初学者的 4 大 HDL 仿真器

对于那些刚开始使用 HDL（如 VHDL 和 Verilog）进行编程的人来说，运行仿真以更好地了解该语言的工作原理非常重要。...最大的缺点之一是 Icarus Verilog 默认不显示波形，可以将波形导出到开源 GTKWave 软件中以查看波形。除此之外，Icarus Verilog 仅提供对 Verilog 的全面支持。...与 Icarus Verilog 一样，我们无法在 GHDL 中显示仿真的波形。这意味着如果我们想查看波形，我们必须将波形导出到免费的 GTKWave 软件中。...对于更高级的用户来说，将第三方仿真库（如 UVM 和 OSVVM）与 Vivado 一起使用也可能很困难。 ModelSim Modelsim 是西门子生产的仿真工具。...除此之外，Modelsim还具有GUI，无需使用其他软件工具即可查看波形。正如我们已经讨论过的，这对初学者特别有用，因为它可以很容易地可视化仿真中发生的事情。

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ModelSim的安装、破解、使用（缩放算法仿真）

reboot（重启）询问选Yes、No似乎都可以，在安装的过程中选择的是No，即不重启系统破解 1、将解压的破解文件（MentorKG.exe和patch_dll.bat）复制到安装目录下的win64文件夹中...简单使用 1、打开ModelSim软件，新建一个工程，并保存到自定义的目录中 ? 2、点击Project，弹出窗口问是否关闭当前工程，点击Yes，接着又弹出如下窗口 ?...，选择 ADD wire，就可以添加信号到波形窗口 ?...然后就弹出了波形窗口： 7、调试、查看仿真波形（1）点击运行 ? 波形如下图所示 ?...Run是每点击一次运行固定的时间（如100ns）； Continue run是一直运行，直到点击break，点击break后显示波形； run all是运行所有，直到点击break，点击break后显示波形

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SoC设计流程关键技术及应用案例

引言 SoC设计是高度复杂的多学科交叉领域，它要求设计师具备深厚的硬件知识、软件能力以及对系统级需求的深刻理解。随着摩尔定律的推进，SoC的设计难度和成本也在不断攀升。...SystemVerilog作为Verilog的一种扩展版本，提供了更多的高级抽象特性，被广泛应用于现代SoC设计中。...ModelSim、Synopsys VCS、Cadence Incisive和Mentor Graphics Questa等工具提供了强大的仿真平台。...安全性验证工具如Mentor Graphics QuestaSim。应用挑战实现低延迟和高可靠性，确保即时响应。保证足够的计算能力和存储空间以处理海量数据。...工具与技术使用低功耗设计技术，如ARM Cortex-M系列微控制器。使用Verilog或VHDL进行硬件描述。功能验证工具如Mentor Graphics ModelSim。

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Viavdo&ISE&Quartus II调用Modelsim级联仿真

回到Vivado，点击左边Flow Navigtor的Setting——>Simulation，选择仿真工具为Modelsim，综合库文件路径指定到刚才生成好的路径。Apply。 ?...一切都没有问题后，当然就会出仿真波形了。下面是重点了。 ?...按如图所示设置，从上到下，Shorcut可以设置快捷键，这里需要添加一个Tcl脚本（如下），添加modelsim图标路经，Apply。 ? 脚本中个人要修改的是刚才编译的Vivado库文件的路径。...同样用户也是修改udo脚本，来添加波形。...运行过程中如果弹出这个Error，是因为Modelsim没有破解成功，需要重新破解，破解完成后，重启软件即可。 ?

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Vivado&ISE&Quartus II调用Modelsim级联仿真

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ModelSim 使用【四】ModelSim手动仿真

时间刻度的概念类似于长度度量单位的米，在 Modelsim 进行仿真的时候，有一个最小的时间单位，这个单位是使用者可以指定的。...如最小单位是 10ns，在仿真器工作的时候都是按 10ns 为单位进行仿真，对 10ns 单位一下发生的信号变化不予考虑或不予显示，当测试文档有类似于#1 a=1'b1;的句子时，Modelsim 就不会考虑句中延迟...这个选项一般都是设置在默认的状态，这时会根据仿真器中指定的最小时间刻度来进行仿真，如果设计文件中没有指定，则按 1ns 来进行仿真。...在该页面中，我们可以设置搜索库，可以指定一个库来搜索实例化的 VHDL 设计单元。...这时，我们可以按快捷键 F9，也可以在 ModelSim 的菜单栏中找到【Run】按钮，点击运行就会出现我们想要的波形，这里我们需要注意的是，默认的运行时间一次运行的是 100ps，我们可以在菜单栏中进行修改

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Testbench编写指南（3）模块化工程的仿真方法

本文介绍在模块化设计过程中编写testbench并仿真的方法，Vivado对此有很好的特性支持，使用Quartus+ModelSim也可以达到同样的效果。...仿真波形窗口内默认只显示顶层模块的接口和在testbench文件中定义的变量。...---- 使用Quartus+ModelSim Vivado自带的仿真（Vivado Simulation）已经足够好用，而使用Quartus时，由于其自带的波形仿真工具并不方便，经常需要调用ModelSim...在Compile test bench的下拉菜单里选择指定的一个testbench，调用ModelSim仿真时会读取相应的文件。 ModelSim仿真过程中也可以观察到顶层模块内部子模块的信号。...对需要显示的信号点右键->“Add to”->“Wave”->“Selected Signals”，即可添加到波形窗口。点击“Run-All”重新运行仿真，新添加信号的波形便会显示出来。 ?

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基于脚本的modelsim自动化仿真

基于脚本的modelsim自动化仿真 1. 背景知识 FPGA的仿真与调试在FPGA开发过程中起着至关重要的作用，也占用了FPGA开发的大部分时间。...视频演示： 3 一些modelsim自动化仿真常用脚本的介绍 Modelsim 常用脚本总结 vlib 创建 library，如创建名为 work的library的指令为，vlib work...vmap 通过修改modelsim.ini文件，在逻辑库名（如 work）与指定目录之间定义一个映射。...；也可用在 vsim中； vlog –v 指定一个库文件包含模块和用户数据包协议的定义。...方便将需要的信号放在一个波形窗口查看。 add wave 添加波形。 add wave -divider 在波形列表中添加分类名。

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【摸鱼范式】【一】UVM入门教程【文字版】

使用Questa前期不用打开GUI，不需要看波形，questa的图形界面还是有点卡的。...rm *.log transcript vsim.* *.ucdb vlib建立工作库 vlog进行文件编译 vsim进行仿真，-do 选项执行后面双引号内部的命令，也可以将命令写入一个do文件中，...-c选项让仿真器不要打开GUI界面，-l选项让仿真信息全部输入到指定文件中，而最后的-voptargs=+acc是仿真器的优化选项。VCS等其他仿真器也会有类似的选项，可以自行了解。...直接make all即可执行，下面是编译 QuestaSim-64 vlog 10.6c Compiler 2017.07 Jul 26 2017 Start time: 22:06:57 on Apr.../lab1.sv(3): Using implicit +incdir+E:/questasim64_10.6c/uvm-1.1d/..

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数字IC设计 | 入门到放弃指南

，其中Icarus Verilog (iVerilog)为开源工具，仿真过程需要了解：如何指定编译的文件类型；如何指定编译文件清单；如何指定索引目录；如何指定仿真精度；如何指定临时的宏变量；...如何指定语法检查的严苛等级；如何混合编译由多种语言写成的工程；如何调用不同波形生成工具的pli接口；如何配合SDF反标进行后仿等； -> 芯片后仿及SDF反标、VCS实用技巧、开源verilog仿真工具...iverilog+GTKWave 波形查看工具：DVE/ Verdi/ gtkWave 以上是业界比较主流的波形查看工具，所有的波形查看器都必须支持标准波形文件*.vcd格式，但是由于*.vcd格式的存储性能并不好...，冗余信息过多，所以各波形查看工具都纷纷推出了自己支持的波形文件格式，如DVE的*.vpd，Verdi的*.fsdb，ModelSim的*.wlf； gtkWave也是跨平台的，而且简单易用，支持*.vcd...DFT的常见方法就是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元；如bist、Scan Design、JTAG、ATPG等；后端物理验证、布线布局、静态时序分析、等价性检查、功耗分析

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