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1
回答
如
何在
testbench
VHDL
中
使用
for
循环
完成
多个
输入
组合
?
vhdl
、
modelsim
、
test-bench
我是
VHDL
的新手,我正在为XNOR门编写一个测试台。简单的解决方案是手动检查两个
输入
的每个
组合
,但如果
输入
更多,这将花费太长时间。我如
何在
VHDL
中
把它写成一个for
循环
?
浏览 80
提问于2020-09-18
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2
回答
Verilog测试平台中
多个
同时独立的信号分配
vhdl
、
verilog
在
VHDL
中
,我可以在我的测试平台上写到: signal count_in : std_logic_vector1900 ns; load <= '1' after 2700 ns, '0' after 3000 ns; 信号声明在
testbench
体系结构的“开始”之前,
浏览 4
提问于2014-06-02
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2
回答
Vhdl
-代码测试平台为什么没有声明端口
vhdl
为什么没有在
VHDL
代码测试平台中声明的端口?
浏览 3
提问于2015-03-26
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2
回答
VHDL
程序
vhdl
、
procedure
对于一个类,我被要求编写一个
VHDL
语言程序,它接受两个整数
输入
A和B,并用A+B替换A,用A-B替换B。我编写了以下程序和测试平台。它
完成
了实现和行为语法检查,但不会模拟。虽然我没有收到错误,但我确实收到了一些警告,指出A和B处于
组合
反馈
循环
中。有没有人能解释一下这个问题可能是什么?is A<=A+B after 20 ns;end AB; <
浏览 9
提问于2012-04-02
得票数 4
1
回答
在
vhdl
中
处理对同一信号的
多个
写操作
signals
、
vhdl
我有n个组件来计算某个散列,我不知道它们什么时候能
完成
。当它们
完成
后,它们应该将找到的散列发送到主组件,在那里,哪个散列首先到达主组件并不重要,只要他接收到一个。有没有一种方法可以在两个或更多的组件同时
完成
计算它们的散列而不需要n个信号(每个散列一个)进入主节点的情况下避免竞争条件?
浏览 39
提问于2020-06-13
得票数 0
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1
回答
用
VHDL
中
的外部信号退出环路
caching
、
vhdl
、
xilinx-ise
我试图从实体缓存
中
写入一个数据块(16个字节,4个字)到另一个实体内存
中
。 增量mem_address (给内存的下一个地址)、byte_count和每个4字节增量word_offset (缓存
中
单词的偏移量
循环
,直到所有单词都已写好为止(word_offset =word_per_block-1)。在用Xilinx进行合成时,对于wait_
浏览 4
提问于2015-03-29
得票数 0
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1
回答
如何监控可能动态变化的过程的信号
输入
参数
vhdl
、
monitoring
、
test-bench
在
testbench
中
,我有一个问题,我想监控它的
输入
参数,这是一个信号,这个信号可能包含模块或顶层设计实体的许多内部
输入
和/或输出。现在的问题是,我如何才能连续读取这个可能动态变化的信号。INPUTS_OUTPUT_NAME : IN data_name_record;我现在
使用
的另一种方法是将此
输入
input1; INPUTS_ENT
浏览 1
提问于2018-05-24
得票数 0
1
回答
是否有可能让VUNIT运行一个基于顶级泛型的测试套件?
vunit
目前,我有一个
使用
大量OSVVM的
testbench
的设置,其中安装是通过泛型提供给
testbench
的,我
使用
TCL或Pytest在完整的测试套件
中
运行测试。开始正确地查看Vunit之后,我可以看到它可能
完成
了我想要做的事情,或者至少允许我将一些用于某些测试的测试套装移到
VHDL
中
,但我找不到的是一个示例,其中部分测试用例涉及
使用
不同总线宽度或同步/异步时钟进行测试我的基础设施很重,所以我不想改变这些,但是我正在寻找一个运
浏览 2
提问于2020-11-11
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1
回答
在Verilog测试平台上测试可参数化模块的
多个
配置
verilog
、
system-verilog
、
test-bench
、
icarus
., input [31:0] data, ... etc);endmodule是否有办法通过
使用
使用
$value$plusargs从命令行传入的
浏览 4
提问于2022-01-11
得票数 1
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1
回答
如何编写verilog测试平台来
循环
n位
输入
n次
verilog
我正在编写一个测试平台来
循环
16位数据
输入
,它将遍历每一位,并将值从0更改为1,例如,第一次迭代将是10000.00,第二次迭代是010000.00,001000.00,等等。这是我现在所拥有的。module
testbench
(); reg [15:0] Data = 0;wire [15:0] Errors; .DataData[k-1] = 0; end
浏览 3
提问于2022-08-10
得票数 0
2
回答
单个实体的
多个
行为
testing
、
process
、
entity
、
vhdl
我编写了一个
VHDL
测试平台,它包含以下内容: 一个主要的(大的)过程,实际上刺激UUT。我真的不想合并我的两个主进程,因为它看起来像地狱一样,我不能在同一个体系结构
中
并发地声明两个进程(我可能会得到一个非常长的文件,我不喜欢它们理论上可以访问相同的信号)。
浏览 1
提问于2015-06-15
得票数 0
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1
回答
VHDL
测试台中的Case语句取递减值
case
、
vhdl
、
test-bench
我正在做一个
使用
VHDL
的项目,我在我的一个测试台上遇到了一个问题。我在我的刺激过程中
使用
for
循环
测试了
组合
组件的所有
输入
组合
,但我在foor
循环
中有一个case语句,它的行为并不是我希望的那样。但是,在模拟
中
,当opcode变为00011而不是00010时,opcode变为1 (对于所有其他情况也是如此),就好像case语句检查的值减1一样。我知道
VHDL
是一种硬件描述语言,它的行为不同于编程语言,但我仍然不能理
浏览 20
提问于2019-07-06
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1
回答
我不能把我的头放在测试椅上
verilog
module
testbench
_2to4decoder; wire [3:0] y; //for
浏览 0
提问于2015-11-16
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2
回答
如
何在
haskell中
使用
递归嵌套for
循环
haskell
假设有用于输出所有
组合
的嵌套for
循环
的动态数 for k from 1 to 50 do list1 :: [i,j,k] 未
完成
的has
循环<
浏览 4
提问于2014-10-05
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1
回答
SystemVerilog:如何创建一个接口,它是一个简单接口的数组?
arrays
、
interface
、
system-verilog
在
VHDL
中
,我可以简单地定义两种类型,一个记录和一个记录数组。但是如
何在
SystemVerilog
中
做到这一点呢?以下是我尝试过的: integer fail; real bandwidth;但我从Aldec Active-HDL
中
得到了一个错误: 错误: VCP2571
TestBench
/m3_test_load_tb_
浏览 0
提问于2015-01-24
得票数 2
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1
回答
在嵌套的If-Else语句(
VHDL
)
中
推断Latch
vhdl
、
fpga
我知道锁锁通常是由于没有考虑到输出的所有情况而引起的,但在这种情况下,我还没有看到任
何在
线例子来说明这一点。我在process语句中有一个嵌套的if-else语句,如下所示。为了快速解释我正在做的事情,在重启启动后,reset_cnt将变得很高,并开始对sck进行24次
循环
的计数过程,并重复它自己,输出将增加。看起来我仍然得到一个推断锁存器,因为我在嵌套的If语句中
使用
它。我想:可能有用,但我想不行。有人知道如何修理这种闩锁吗?
浏览 1
提问于2019-02-21
得票数 0
回答已采纳
2
回答
在由read驱动的while
循环
中
使用
read作为提示符吗?
bash
、
shell-script
、
read
我有一个用例,需要在每次迭代开始时读取
多个
变量,然后将用户的
输入
读入
循环
中。可能的解决办法我不知道如何探索
使用
for
循环
而不是... | while read ... ..。我不知道如
何在
for
循环
回波-e "1 2 3\n4 5 6“
中
赋值
多个
变量,同时读取b c;执行回波"$a -> $b -> $c";回送”
输入<
浏览 0
提问于2018-08-03
得票数 13
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2
回答
用
VHDL
将STD_LOGIC与STD_LOGIC_VECTOR在测试平台上的转换
vector
、
logic
、
vhdl
我只想为所有可能的
输入
显示MUX的性能。它编译得很好,但并没有像我预期的那样工作。我想新声明的向量"X“和"I”与实际
输入
的原理图无关USE ieee.std_logic_1164.ALL; use ieee.std_logic_unsigned.all
浏览 2
提问于2017-09-23
得票数 2
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1
回答
比较排列和
组合
python
、
compare
、
combinations
、
permutation
我有一个很大的列表,上面有所有可能的
组合
combs = [] for c in combinations(itemsOrange'], ['Apple', 'Peach'], ['Banana', 'Orange'], ['Banana', 'Peach'], ['Ora
浏览 3
提问于2014-06-15
得票数 1
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1
回答
使用
通配符的VB.NET string.contains
string
、
vb.net
、
contains
我注意到在树视图项目内的一个
循环
中,当我同时
使用
string.contains方法和一个文本框时,我
输入
搜索字符串以突出显示找到的随机数,我不能
使用
任何通配符,
如
*或% ...有没有其他
使用
通配符的方法我尝试过的是
使用
多个
文本框。textbox_x、textbox_y和代码string.contains(x)或string.contains(y)
中
的
多个
string.contains,但这显然不能满足我的需要,因为用
浏览 1
提问于2021-07-08
得票数 0
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