重新填充内存vhdl

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vhdl、fpga、ram

在写入Ram的每个地址，然后读取Ram的每个地址之后，我如何重新初始化Ram，以便当我第二次写入它时，它就像是第一次写入它一样开始，或者换句话说，是一个干净的石板。

浏览 12提问于2017-03-14得票数 0

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在C中处理无填充的位数组

c、embedded、bit

该程序必须通过特定的存储位置与FPGA测试板上的VHDL模块进行接口。我的接口是通过一个宏来提供的，它指定了一个基本内存地址。VHDL程序员在该基地址外分配了32位内存，我将用分成四个“元素”的二进制数据填充该地址，即0-11|12-15|16-23|24-31。我想将整个数组声明为处理数据的结构，并使用位字段声明不同的字段，但据我所知，这将在32位数组中引入填充。

浏览 0提问于2013-04-25得票数 3

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VHDL语言中的BRAM_INIT

embedded、vhdl、fpga、xilinx

我正在模拟一种基于处理器的设计，其中程序内存内容保存在BRAM中。我正在用VHDL (推理BRAMs)实现程序存储器。我尽量避免使用CoreGen，因为我想让设计保持可移植性。我想知道是否有一种方法可以使用VHDL泛型初始化BRAM的内存内容？我知道Coregen使用COE文件来初始化BRAM，但是我们有一种基于VHDL代码的方法来做到这一点吗？

浏览 2提问于2012-05-12得票数 4

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在Xilinx Platform Studio中映射端口并在C++中读取它

c、vhdl、xps、fpga、xilinx

我在Xilinx Platform Studio中工作，我主要想做的是让一个VHDL模块输出一些值，然后我希望能够从另一个用C编写的程序中读取这些值。我认为我想要做的是将VHDL模块中的一个特定端口映射到内存中的一个点，然后在C程序中从内存中的该点读取。有没有人能给我指个方向，告诉我该怎么做呢？

浏览 0提问于2011-11-19得票数 2

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在其他泛型中使用VHDL泛型值

vhdl

我希望能够将多个通道指定为通用通道，并使用它指定包含更多参数的数组的范围。编译时，我的Aldec编译器告诉我，在接口列表完成之前，不能引用'num_chan‘。ENTITY deframer IS num_chan : integer := 2; ch_hi : int_arr(num_chan-1 dow

浏览 0提问于2014-01-30得票数 4

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使用BlockRAM - XILINX的移位寄存器

vhdl

我对针对XILINX解决方案的VHDL非常陌生。阅读XST (第155页)，我看到了在BlockRAM上实现移位寄存器的例子。我的观点是，“内存”进程不提供移位，而是在“当前”内存位置(用CNTR索引的内存位置)插入SHIFT_IN矢量。代码中的移位在哪里？

浏览 1提问于2019-08-28得票数 0

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在VHDL中，可以使用访问引用引用静态变量吗？

vhdl

在VHDL中，可以使用访问引用引用静态变量吗？我在VHDL访问中看到的大多数示例都涉及动态分配内存。我很好奇您是否也能获得静态分配变量的访问句柄。

浏览 10提问于2021-12-29得票数 0

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如何在emacs中关闭vhdl模式？

emacs

我现在正在学习emacs，并试图写一个简单的vhdl程序来测试。我可以看到vhdl模式可能是一个有趣的特性，但我想知道如何暂时关闭它，以及稍后如何重新激活它。

浏览 4提问于2009-09-01得票数 1

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如何在文本文件中创建Tcl命令列表，然后在ISim中运行？

vhdl、xilinx、xilinx-ise

似乎比每次单独打字要方便得多。#Sample Script: run 20 ns run 20 nsquit

浏览 5提问于2015-07-24得票数 2

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我们能在VHL上的循环中覆盖变量吗？

loops、signals、vhdl、increment、fpga

我必须实现一个循环，在VHDL上更新循环中的变量(或信号)。换句话说，我必须实现这个伪代码。while condition:return res是否有任何方法来更新或覆盖VHDL上的信号，从而使实现这样的循环成为可能？

浏览 0提问于2019-06-27得票数 1

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fpga (14位) vhdl块到NIosⅡ系统(16位)的数据传输

c、variables、vhdl、transfer、bit

Nios II系统用于控制Quartus中用VHDL编写的一些定制的FPGA块。int16_t data=0;在C代码中，由于Altera编译器只支持"8“、"16”或"32“位的数据长度，在我阅读”数据“之后，我必须检查" da

浏览 0提问于2015-06-08得票数 0

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VHDL信号分配混淆

vhdl、hdl

当时我正在学习VHDL，遇到了一个我找不到答案的问题。

浏览 1提问于2015-01-25得票数 1

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用VHDL创建缓存内存基准测试

benchmarking、vhdl、computer-architecture

我有一个工作的VHDL设计的数据和指令缓存。我想用一个测试平台来评估它(找到漏报率等等)。所以我想知道如何对缓存创建随机请求？换句话说，如何制定VHDL基准测试来评估不同条件下的缓存设计和内存访问模式？

浏览 5提问于2013-09-09得票数 0

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VHDL中高速缓存控制器的性能

caching、vhdl、simulation

作为一个项目，我正在用VHDL设计一个缓存控制器。有没有办法检查它的性能，例如，内存读取次数，命中率等？

浏览 14提问于2017-02-16得票数 2

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用于寄存器的VHDL代码，用于二进制乘法电路中

syntax、vhdl、cpu-registers、binary-logic

我在二进制乘法电路中为寄存器(用来制作移位寄存器电路)编写了一段VHDL代码。一旦我在Quartus II中分析了它，就会显示几个语法错误。/17/2014 SJ Web : Processing : Sun Oct 19 16:28:22 2014警告(20028)：并行编译未获许可且已被禁用错误(10500)：VHDL语法错误出现在memory.vhd(9)附近的文本"IF"

浏览 0提问于2014-10-20得票数 0

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