FPGA编程后会自动复位吗？

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fpga、reset、xilinx、vivado

我正在做FPGA项目，现在只有一个问题。当更新FPGA板上的位流时，会自动复位FPGA内部的所有触发器吗？使用Vivado设计FPGA时，有一个重置外部端口，用户必须切换该端口才能重置FPGA。如果一个初始的FPGA编程过程自动复位所有触发器，为什么我们还需要一个外部复位端口？

浏览 48提问于2018-08-13得票数 1

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如何在FPGA中使用两个外部复位:系统复位和MicroController复位(GPIO引脚)？

verilog、fpga

先前开发电路板硬件和代码的人员对micro和FPGA使用相同的外部有效低电平系统复位。问题是，外部低电平系统复位在通电后立即对FPGA没有影响，因为在加载配置存储器之前，外部低电平系统复位已经变为高电平。在现场可编程门阵列代码中，外部有效低电平系统复位称为SYSTEM_RESET_AL。这个重置由FPGA使用，如下所示(我只展示了几个PS_AL_RESET1)。*) IBUFG CMP_IBUFG_03 (.I(PS_AL_RESET1)，.O(PS_

浏览 28提问于2020-04-22得票数 0

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经过多次重编程后，FPGA的性能会下降吗？

hardware、fpga、cpu-architecture

FPGA性能(最大稳定时钟速度)在经过多次编程后会下降吗？

浏览 0提问于2020-08-04得票数 2

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内部生成的重置verilog 2005

verilog

想要使用顶层verilog 2005模块实现PWM序列： input rst, input [7:0] BUF, //BUFFER - The PWM reads from it only when 'sent' signal is received, and the current run is done. ou

浏览 0提问于2016-11-28得票数 0

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FPGA能自动编程吗？

fpga、hardware-acceleration

FPGA可以自动编程来加速任意软件吗?还是需要手动操作？我想没有什么能从本质上阻止这一切成为可能--我只是好奇它目前是否可行，因为这可能是一种很好的硬件加速方式，假设成本是合理的。

浏览 3提问于2017-01-26得票数 1

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在Altera DE1板上测量设计系统的功耗

fpga、intel-fpga、quartus

我正在设计一个使用Altera DE1工具包的处理器。我想知道是否有任何方法可以只测量我的设计的功耗，而忽略由DE1板引起的其他功耗。

浏览 3提问于2016-07-05得票数 2

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使用复位逻辑与信号初始值的区别

vhdl

假设我有一个信号，我可以指定一个初始值为零，或者我可以在重置时将其设置为零。我见过我的同事交替使用这两种方法。我只想看看别人对这件事的看法。architecture arch of xxx is process (clk) begin -- do something end process;示例(使用重置值)： archite

浏览 5提问于2014-01-07得票数 4

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在Xilinx中映射大小大于4MB的PCIe条区域

fpga、xilinx、vivado、pci-e、xilinx-ise

我们正在用Xilinx开发一个带有自定义处理器、Microblaze和VC709中的一些外围设备的系统。我们正在使用两个'PCIe :BAR‘在'AXI桥为PCI速成3’。例如，当我们将BAR0设置为2GB，BAR1设置为2MB时，我们将得到两个4KB和4MB的区域。当我们尝试改变不同的条形组合时，这种情况并没有改变。 0a:00.0 Memory controller: Xilinx Corporation Device 7038 Subsystem: Xilinx Corp

浏览 0提问于2018-12-06得票数 0

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FPGA系统中的同步与异步重设

asynchronous、vhdl、reset、clock、xilinx

我刚开始创建一个FPGA系统来驱动I2C总线(尽管我认为这个问题适用于任何FPGA系统)，使用各种不同的模块，这些模块都使用同步复位。我遇到的问题是，当复位信号变低时，分频器会重置，因此其他模块依赖于停止的时钟-因此其他模块不会注册重置。另一种解决方案是，时钟分配器根本无法复位，因此时钟永远不会停止，所有模块都会正确地重置。然而，这意味着时钟分配器寄存器不能初始化/重新初始化到一个已知的状态--我被告知这将是一个大问题，尽管我知道您可以在模拟中使用:= '0'/&#

浏览 9提问于2015-12-03得票数 0

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FPGA有效(A)同步重置

vhdl

我记得不久前读到过，异步或同步复位在FPGA中的实现效率更高，因为触发器已经有一个，但另一个需要额外的逻辑。感谢您的反馈！

浏览 0提问于2010-12-14得票数 4

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fpga中作为时序约束限制因素的同步复位设计

verilog、fpga、xilinx

我有一个利用同步复位的fpga设计(我更喜欢同步复位而不是异步复位，原因在前面讨论过)。我在设计中有四个不同的时钟域，我利用一个按钮来产生我的重置信号，这当然是完全异步的一切(保存我的手指)。我在四个时钟域中的每个域中去抖动按钮信号，以从单个源为四个域生成同步复位。我的去抖动模块基本上计算被断言的复位按钮的N个时钟周期。第一个问题--有比这个方法更好的生成重置的方法吗？第二个(更有趣的问题)：当我查看计时报告(使用xilinx工具)时，我发现所有限制信号都是与重置相关

浏览 2提问于2013-06-01得票数 6

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用vhdl进行仿真时，输出用U逻辑初始化

vhdl、xilinx

我正在使用Xilinx。目前，我正在从事一个开发流水线MIPS处理器的项目。我已经创建了一个名为Program_Counter.vhd的组件文件。当我使用testbench模拟它时，输出被初始化为U，然后就没问题了。我不能理解这种行为。任何帮助都将受到高度的感谢。library IEEE;use IEEE.NUMERIC_STD.ALL; port (clk,reset,Last : in std_logic; ad

浏览 1提问于2016-04-20得票数 2

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