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1
回答
UVM
:
为什么
get_type_name
()
不是
静态
的
?
、
virtual class SomeThing extends
uvm
_pkg::
uvm
_object; ... super.new(name); endfunction
浏览 63
提问于2021-11-09
得票数 0
1
回答
SystemVerilog中1e12与1000000000000
的
差异
、
、
、
、
为什么
1e12会产生正确
的
结果?下面显示了我
的
代码
的
更完整
的
版本。(
get_type_name
(), $sformatf("Start time: %d ps", start_time),
UVM
_NONE) // Wait for next signal change`
uvm
_info(
get_type_name
(), $sformatf("Stop time: %d ps&quo
浏览 10
提问于2022-09-07
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2
回答
当另一个组件在
uvm
中完成时,如何永远完成?
、
当另一个组件在
uvm
中完成时,如何永远完成?首先有两个组件,component_a只从
uvm
_tlm_analysis_fifo发送事务。其他component_b继续轮询接收到
的
事务。如何完成另一个组件
的
过程?component_b永不停歇。(trans); end
浏览 4
提问于2022-10-30
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1
回答
uvm
_sequence_item
get_type_name
应该是虚拟
的
、
查看
uvm
基类,我注意到
uvm
_sequence_item方法
get_type_name
没有被定义为虚拟
的
。这意味着如果我有一个派生类被下转换为
uvm
_sequence_item句柄,那么在这个句柄上
的
get_type_name
调用将返回错误
的
值?
浏览 19
提问于2019-06-14
得票数 1
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2
回答
UVM
终端测试机制
、
task mabu_scoreboard::main_phase(
uvm
_phase phase); # 1ns; end else begin
浏览 6
提问于2022-05-07
得票数 0
回答已采纳
1
回答
如何结束OVM中所有未解决
的
异议
、
我想结束所有这20个已经提出
的
反对意见,并在同一阶段提出20个新
的
反对意见,而
不是
跳到下一个阶段。有没有人能建议一下如何做到这一点?
浏览 11
提问于2019-03-01
得票数 0
1
回答
Systemverilog动态铸造问题
、
、
$cast(data_ext, data)); `
uvm
_info(get_name(), $psprintf("data_ext :\n%s", data_ext.sprint()),
UVM
_MEDIUM)endfunction 当我运行它时,我得到
浏览 2
提问于2014-05-30
得票数 1
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1
回答
为什么
SystemVerilog中
的
流运算符会反转字节顺序?
我模拟了以下示例:byte unsigned data_bytes[]; data_bytes = { >>{j}};结果:
UVM
_INFOInitiator.sv(84) @ 0:
uv
浏览 0
提问于2018-10-12
得票数 1
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1
回答
序列项生成'X‘或未知值
、
我已经在sequencer上启动了一个seq项,以生成具有随机约束
的
seq项,但生成
的
项有许多"X“值。这背后
的
原因可能是什么?代码如下:begin `
uvm
_info(
get_type_name
(),"inside run_ph
浏览 0
提问于2014-03-10
得票数 0
1
回答
uvm
_component是如何在
uvm
_factory中注册
的
?
、
我最近开始研究
UVM
,并且很难理解工厂
的
组件/对象注册过程。具体来说,我找不到实际注册
的
代码行。以下是我
的
想法/搜索过程: 这个代理对象是
uvm
_component_registry类,它参数化了最初想要
的
组件#(T,"S") type_id;
静态
函数type_id get_type();返回ty
浏览 15
提问于2021-07-14
得票数 1
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1
回答
uvm
_monitor -没有正确
的
样本。我哪里错了?
、
知道吗,
为什么
?感谢你
的
想法和投入。日志
的
示例输出:
uvm
_test_top.m_snp_decomp_env.snpd_egress.m_monitor
UVM
_INFO snp_decomp_snpd_egress_monitor.sv(
get_type_name
(),$sformatf("mirror_data = 0x%x\n", vif.egress.egress_cb.mirror_wr_data),
UVM
_LOW);(
get
浏览 0
提问于2018-10-22
得票数 0
1
回答
UVM
中
的
域分离
、
为了重置测试环境
的
各个代理,我尝试将它们转移到不同
的
域。但是,我遇到了困难:当我为一个代理设置单独
的
域时,序列项停止流向该代理
的
驱动程序。 ag1.set_domain (d1);然后代理
的
驱动程序将接收数据;如果取消注释,它们将停止。如果将域设置移动到测试类
的
主阶段,数据将消失,但不会发生jump到pre_reset_phase。(
g
浏览 0
提问于2019-06-28
得票数 1
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2
回答
SystemVerilog:向工厂注册
UVM
测试
、
、
、
我对用于向工厂注册
UVM
测试
的
以下SystemVerilog结构感到困惑: `
uvm
_component_utils(random_test这里我们有一个类random_test
的
定义,在定义中我们调用一个方法,而它
的
参数是正在定义
的
类。以下是我
的
问题: `
uvm
_component_utils是否在0时被调用,甚至在任何对象都是从random_tes
浏览 3
提问于2014-02-25
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2
回答
当我试图将数据从记分板传递到序列时,我遇到了一个错误,如何消除它?
、
我是
UVM
的
新手,我试图验证一个内存设计,在这个设计中,我尝试多次运行一个写序列,然后再运行相同次数
的
读序列,这样我就可以读取我正在写入
的
相同
的
地址,并进行比较。为此,我尝试创建一个从
uvm
_object扩展
的
新类,其中有一个队列来存储我正在写入
的
地址,这样我就可以在read中使用它们,并且在记分板中实例化这个类,然后通过
uvm
_config_db将类
的
句柄发送到读序列pkt_qu_read.push_back(pk
浏览 0
提问于2019-06-19
得票数 1
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4
回答
系统verilog结构是可综合
的
吗?
、
、
、
构造
的
do <blah> while (0)可以在系统verilog中综合吗? 我这样问是因为我有一些复杂
的
宏,我希望使用这种语法来保护它们。Verilog将是首选,因为它被更多
的
工具使用。
浏览 2
提问于2012-11-04
得票数 1
回答已采纳
2
回答
实数格式规范
、
为了使它们易于阅读,我希望它们都有相同
的
宽度。我知道这些数字在0到4095.75之间,所以我试了一下:我希望看到
的
是:expected= 4093.25, actual= 4094.75 expected= 12.25, actual= 12.75expected= 4093.25, actual= 4094
浏览 3
提问于2015-04-28
得票数 4
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1
回答
uvm
_component 'name‘属性
的
目的是什么?
在代理内部,我看到了
uvm
_component
的
创建,就像 m_monitor=apb_monitor::type_id::create("*而
不是
monitor_name_aaa.*放在这里。我
的
问题是 这个名称属性“monitor_name_aaa”的确切用途是什么?我在许多地方见过
的
说,最好
的
方法是将名称=‘m_’和m_monitor放在一起。如果这是真的,那么
为什么
不直接构建在这个特性中<e
浏览 0
提问于2020-07-22
得票数 1
1
回答
基于
uvm
的
相位计数器测试平台
、
、
我正在尝试为相位累加器创建一个
uvm
类型
的
测试平台,它将用于DDS链中。对于一个简单
的
阶段累加器来说,这样做可能有点过分,但是我对
uvm
/SystemVerilog还不熟悉,所以我想学习如何使用这些概念。我有几个问题。我
的
第一个问题是,这个设计有意义吗?我看到
的
大多数
uvm
示例都有一种行为,在创建刺激后,DUT给出一个输出,然后对其进行验证。(例如RAM )。然而,在我
的
例子中,DUT是免费运行
的
。我
的
显示
浏览 4
提问于2022-08-20
得票数 0
2
回答
UVM
-在顶层块和宏中运行test()
、
我正在阅读以下指南:`
uvm
_object_utils_begin(simpleadder_transaction)`
uvm
_field_int(inb,
UVM
_ALL_ON) `
uvm
_field_int(out,
U
浏览 4
提问于2016-07-25
得票数 2
回答已采纳
1
回答
使用带有模板专门化
的
enable_if
、
、
我想做函数
get_type_name
。对于属于特定集合示例
的
类型是数字、几何学等,我想要创建一个
get_type_name
函数,它使用具有类型特征
的
enable_if。对于不属于特定集合
的
每一种类型,我想专门化它自己
的
get_type_name
函数。这是我
的
代码,我得到了下面的编译器错误,并且不知道
为什么
: 错误C2668:'
get_type_name
':对重载函数
的
模糊调用可
浏览 1
提问于2015-12-25
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