virtual class SomeThing extends uvm_pkg::uvm_object; ... super.new(name); endfunction
浏览 63提问于2021-11-09得票数 0
为什么1e12会产生正确的结果？下面显示了我的代码的更完整的版本。(get_type_name(), $sformatf("Start time: %d ps", start_time), UVM_NONE)
// Wait for next signal change`uvm_info(get_type_name(), $sformatf("Stop time: %d ps&quo
浏览 10提问于2022-09-07得票数 0
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当另一个组件在uvm中完成时，如何永远完成？首先有两个组件，component_a只从uvm_tlm_analysis_fifo发送事务。其他component_b继续轮询接收到的事务。如何完成另一个组件的过程？component_b永不停歇。(trans); end
浏览 4提问于2022-10-30得票数 0
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查看uvm基类，我注意到uvm_sequence_item方法get_type_name没有被定义为虚拟的。这意味着如果我有一个派生类被下转换为uvm_sequence_item句柄，那么在这个句柄上的get_type_name调用将返回错误的值？
浏览 19提问于2019-06-14得票数 1
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task mabu_scoreboard::main_phase(uvm_phase phase); # 1ns; end else begin
浏览 6提问于2022-05-07得票数 0
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我想结束所有这20个已经提出的反对意见，并在同一阶段提出20个新的反对意见，而不是跳到下一个阶段。有没有人能建议一下如何做到这一点？
浏览 11提问于2019-03-01得票数 0
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$cast(data_ext, data)); `uvm_info(get_name(), $psprintf("data_ext :\n%s", data_ext.sprint()), UVM_MEDIUM)endfunction
当我运行它时，我得到
浏览 2提问于2014-05-30得票数 1
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我模拟了以下示例：byte unsigned data_bytes[];
data_bytes = { >>{j}};结果：
UVM_INFOInitiator.sv(84) @ 0: uv
浏览 0提问于2018-10-12得票数 1
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我已经在sequencer上启动了一个seq项，以生成具有随机约束的seq项，但生成的项有许多"X“值。这背后的原因可能是什么？代码如下：begin `uvm_info(get_type_name(),"inside run_ph
浏览 0提问于2014-03-10得票数 0
我最近开始研究UVM，并且很难理解工厂的组件/对象注册过程。具体来说，我找不到实际注册的代码行。以下是我的想法/搜索过程：
这个代理对象是uvm_component_registry类，它参数化了最初想要的组件#(T，"S") type_id；静态函数type_id get_type()；返回ty
浏览 15提问于2021-07-14得票数 1
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知道吗，为什么？感谢你的想法和投入。日志的示例输出：
uvm_test_top.m_snp_decomp_env.snpd_egress.m_monitor UVM_INFO snp_decomp_snpd_egress_monitor.sv(get_type_name(),$sformatf("mirror_data = 0x%x\n", vif.egress.egress_cb.mirror_wr_data),UVM_LOW);(get
浏览 0提问于2018-10-22得票数 0
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为了重置测试环境的各个代理，我尝试将它们转移到不同的域。但是，我遇到了困难:当我为一个代理设置单独的域时，序列项停止流向该代理的驱动程序。 ag1.set_domain (d1);然后代理的驱动程序将接收数据；如果取消注释，它们将停止。如果将域设置移动到测试类的主阶段，数据将消失，但不会发生jump到pre_reset_phase。(g
浏览 0提问于2019-06-28得票数 1
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我对用于向工厂注册UVM测试的以下SystemVerilog结构感到困惑： `uvm_component_utils(random_test这里我们有一个类random_test的定义，在定义中我们调用一个方法，而它的参数是正在定义的类。以下是我的问题：
`uvm_component_utils是否在0时被调用，甚至在任何对象都是从random_tes
浏览 3提问于2014-02-25得票数 1
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我是UVM的新手，我试图验证一个内存设计，在这个设计中，我尝试多次运行一个写序列，然后再运行相同次数的读序列，这样我就可以读取我正在写入的相同的地址，并进行比较。为此，我尝试创建一个从uvm_object扩展的新类，其中有一个队列来存储我正在写入的地址，这样我就可以在read中使用它们，并且在记分板中实例化这个类，然后通过uvm_config_db将类的句柄发送到读序列pkt_qu_read.push_back(pk
浏览 0提问于2019-06-19得票数 1
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构造的do <blah> while (0)可以在系统verilog中综合吗？
我这样问是因为我有一些复杂的宏，我希望使用这种语法来保护它们。Verilog将是首选，因为它被更多的工具使用。
浏览 2提问于2012-11-04得票数 1
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为了使它们易于阅读，我希望它们都有相同的宽度。我知道这些数字在0到4095.75之间，所以我试了一下：我希望看到的是：expected= 4093.25, actual= 4094.75 expected= 12.25, actual= 12.75expected= 4093.25, actual= 4094
浏览 3提问于2015-04-28得票数 4
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在代理内部，我看到了uvm_component的创建，就像 m_monitor=apb_monitor::type_id::create("*而不是monitor_name_aaa.*放在这里。我的问题是
这个名称属性“monitor_name_aaa”的确切用途是什么?我在许多地方见过的说，最好的方法是将名称=‘m_’和m_monitor放在一起。如果这是真的，那么为什么不直接构建在这个特性中<e
浏览 0提问于2020-07-22得票数 1
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我正在尝试为相位累加器创建一个uvm类型的测试平台，它将用于DDS链中。对于一个简单的阶段累加器来说，这样做可能有点过分，但是我对uvm/SystemVerilog还不熟悉，所以我想学习如何使用这些概念。我有几个问题。我的第一个问题是，这个设计有意义吗？我看到的大多数uvm示例都有一种行为，在创建刺激后，DUT给出一个输出，然后对其进行验证。(例如RAM )。然而，在我的例子中，DUT是免费运行的。我的显示
浏览 4提问于2022-08-20得票数 0
我正在阅读以下指南：`uvm_object_utils_begin(simpleadder_transaction)`uvm_field_int(inb, UVM_ALL_ON)
`uvm_field_int(out, U
浏览 4提问于2016-07-25得票数 2
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我想做函数get_type_name。对于属于特定集合示例的类型是数字、几何学等，我想要创建一个get_type_name函数，它使用具有类型特征的enable_if。对于不属于特定集合的每一种类型，我想专门化它自己的get_type_name函数。这是我的代码，我得到了下面的编译器错误，并且不知道为什么：
错误C2668：'get_type_name'：对重载函数的模糊调用可
浏览 1提问于2015-12-25得票数 1
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