VHDL信号赋值

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vhdl

假设有这段代码和我所附的图表。 port (Test, Reset, clk, en : in std_logic;end t_trigger; signal temp: std_logic ; process (Reset, clk) if (clk'event and clk='1') then if Reset='1'

浏览 22提问于2017-03-15得票数 0

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在Verilog和VHDL中，“逻辑[19:4]”和“逻辑[15:0]”之间到底有什么区别？

vhdl、verilog、system-verilog

当然，VHDL中的等价语法是什么？较低的索引是否是索引的最小界？在不同边界但宽度相同的信号之间赋值时会发生什么情况？

浏览 2提问于2017-06-08得票数 0

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vhdl case...is和with...select

select、case、vhdl

我想在VHDL上写点东西，但不管用。

浏览 1提问于2017-11-02得票数 1

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VHDL缓冲变量与输出变量

vhdl、fpga、intel-fpga

我在一个VHDL程序中工作，我需要使用AlteraDE2-115做一个RAM 256。输出将显示在一个七段显示。问题是:我有一个dataout输出变量。conv_integer(dir));dataout(7 downto 4)这显示了以下错误： Error (10309): VHDL

浏览 3提问于2017-09-03得票数 2

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如何更改为when语句

vhdl

有人能帮助我如何将这个vhdl代码更改为使用'when‘语句吗？

浏览 1提问于2016-09-21得票数 0

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VHDL中两个连续信号赋值(一个具有延迟)是如何工作的

vhdl、fpga

我在一个进程中有一段这样的代码：A <= '0' after 5 sec;

浏览 0提问于2020-06-03得票数 0

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VHDL进程声明

vhdl

PROCESS(X,Y) OUT<=X;END PROCESS; 我是VHDL的新手，我正在测试分配逻辑值的方法。

浏览 1提问于2020-04-14得票数 0

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输出vhdl信号赋值

output、signals、vhdl、assign

我在输出中有一个案例的信号赋值。有谁能帮我理解它的意思吗？voltage_converted > V0VOLT and voltage_converted <= V2VOLT else所以我知道'1‘被赋值给下一部分voltage_converted <= V2VOLT是赋值给voltage_converted的V2VOLT，还是电压小于或等于V2VOLT的条件提前谢谢。

浏览 0提问于2018-08-23得票数 1

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我来自软件领域，并试图找出如何用VHDL编写顺序算法。从教科书中可以看出，进程中的语句是按顺序执行的。但我意识到，只有当涉及到变量，而不是信号时，这才是真的。Re在进程内发出信号，它们在进程结束时得到更新，计算使用的是正确的操作数的前一个值。所以据我所知，它仍然是并行的。为了性能目的，我不能总是使用变量进行复杂的计算。但是如何利用信号来给出序列算法呢？我最初的想法是使用FSM。这是真的吗？FSM是正确编码VHDL顺序算法的唯一途径吗？如果我是对的，一个进程中的信号语句是某种并发的，那么这

浏览 2提问于2013-02-02得票数 1

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VHDL中的并发语句非法？

vhdl

我一直在努力学习如何在VHDL中使用条件信号赋值(我相信哪些是WHEN ELSE语句？)然后想出了一个应该很简单的代码。但是ModelSim不让它编译，一直告诉我我有一个非法的并发语句。哪里?为什么？BEGIN ELSE Y <= '0' WHEN B = '0'END csa; 基本上，我试图使用条件信号<

浏览 2提问于2015-09-28得票数 1

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我的部分乘积生成器有什么问题？

compiler-errors、vhdl

我正在尝试为一个部分乘积生成器写VHDL代码。

浏览 0提问于2012-11-27得票数 0

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Verilog事件类型和事件触发器->event_a的VHDL语言等价物

vhdl、verilog

如何用VHDL编写以下代码？？$stop; $display("hello word (%t)");下面是我到目前为止在VHDLPSEUDO-CODE FOR WHAT I WANT TO DO IN VHDL INSTEAD OF VERILOGend entity; event_a : event_type; -- HOW T

浏览 1提问于2021-01-22得票数 1

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vhdl、fpga、hdl

在VHDL语言中change_detected<= (temp(2) ='0') and (temp(1) ='1');的语法参考是什么？我看到的大多数VHDL参考资料都以如下形式显示比较语句： change_detected<= true when (temp(2) ='0') and (temp(1) ='1') else false

浏览 0提问于2015-10-11得票数 0

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