VHDL实体定义

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用SystemVerilog二维数组实例化VHDL实体

vhdl、system-verilog、language-interoperability

关于如何在VHDL和SystemVerilog之间传递2D数组的文档似乎很少。我在VHDL中有以下类型的端口： type my_array_t is array (natural range <>) of std_logic_vector从SystemVerilog实例化VHDL模块： .my_input(my_input_s), .my_output(my_output_s请注意，在我的例子中，我没有更改<e

浏览 11提问于2022-05-20得票数 0

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在通用列表中声明常量合法吗？

vhdl、hdl、register-transfer-level

在VHDL中这样做是合法的吗？我希望常量是局部的--不能从实体实例化的外部世界访问。

浏览 6提问于2022-11-30得票数 0

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为什么有些信号属性是隐式的，而另一些则不是？

vhdl

在VHDL中，一些信号属性(例如事务)是隐式信号，而其他(例如‘事件)不是。为什么？

浏览 1提问于2016-05-26得票数 4

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vhdl、xilinx-ise

我正在使用互联网上的一些资源来学习处理器和主板设计，我遇到了错误: VHDL:语法错误接近尾声。我对此相当陌生，似乎不能指出错误所在。任何帮助都将不胜感激。

浏览 24提问于2020-05-26得票数 0

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为什么在使用组件时重新定义端口？

vhdl

我在学习VHDL，发现一些令人困惑的东西。假设您有以下实体： port(a, b : in STD_LOGIC_VECTOR(31 downto 0);component alu32 a, b : in STD_LOGIC_VECTOR(31 downto 0); zero

浏览 2提问于2015-04-03得票数 1

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vhdl代码(用于循环)

for-loop、vhdl

描述:我想编写vhdl代码，在数组A中找到最大的整数，A是一个由20个整数组成的数组。我的算法应该是什么样的，以输入顺序语句所在的位置？我的vhdl代码：i = 0; i<= i + 1;这不需要是可综合的，但我不知道如何形成这个循环

浏览 0提问于2014-02-25得票数 1

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调试VHDL:如何？

debugging、vhdl

我是VHDL的新手，不知道如何调试VHDL代码。请帮帮忙。

浏览 0提问于2011-03-29得票数 6

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如何连接VHDL代码的组件

counter、vhdl

我有两个组件在模拟中分别工作，但现在我对如何在我的电路板上实现设计感到困惑。我有一个设计是二进制到7段显示，另一个是计数器，以秒为单位向上计数。定时器代码USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;port(reset,clk,start,stop:in std_logic;end cloc

浏览 0提问于2013-05-24得票数 0

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在哪里声明实体声明中使用的常量或类型？

types、entity、constants、declaration、vhdl

只有包、实体、架构等。可以在那里声明。它们可以在实体中声明，但不能在port和泛型子句之前声明。通常，您可能希望定义一个类型或常量，以便在实体的port或泛型子句中使用，但由于这不能在文件的顶级声明，也不能在实体内部声明，那么应该在哪里声明呢？

浏览 0提问于2011-05-29得票数 3

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什么时候分解VHDL？

vhdl、alu

虽然我有点精通VHDL的写作，但我需要回答一个相对基本的问题:什么时候分解VHDL当然，ALU分解得越深入，我们需要的VHDL文件就

浏览 0提问于2013-12-21得票数 2

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在更改某些文件后，启动新模拟的最小编译步骤是什么？

vhdl、intel-fpga

假设我有一个只有几个实体的bdf文件。每个实体都有自己的VHDL文件。我在一个实体中发现了一个错误，并修复了它(编辑了一个vhdl文件)。启动新模拟的最小编译步骤是什么？

浏览 0提问于2011-11-29得票数 1

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ghdl详细说明包中的实体

vhdl、ghdl

我有一个VHDL程序，我不能用GHDL来详细说明它，因为要详细说明的实体在一个包中。我如何用GHDL详细描述一个包中的实体？对于错误的问题，我很抱歉，我是VHDL的新手，正在学习技巧，因为我的假设是错误的，所以在google上找不到任何解释。

浏览 3提问于2011-06-08得票数 2

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如何为vhdl创建systemVerilog包装器？

vhdl、wrapper、system-verilog、verification、uvm

这是一个简单的VHDL设计的触发器。请告诉我如何将vhdl文件导入systemverilog，以便我可以使用UVM进行验证。如果有更好的方法，那么包装请告诉我。我用的是Questa 10.4d。

浏览 2提问于2016-04-20得票数 1

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如何创建有组件而无包体的VHDL封装？

vhdl、quartus

在Quartus 16.0中，我有一个foo.vhd和bar.vhd文件，每个文件都包含一个有效的/工作实体和相应的体系结构。我正在尝试创建一个包含foo和bar的包。

浏览 6提问于2017-07-11得票数 0

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连接没有信号的组件

vhdl

有没有一种不用定义信号就可以直接连接vhdl器件的方法？只是为了两个块连接在一起而没有任何其他用途的第一个块的输出的情况？

浏览 2提问于2012-12-18得票数 2

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可以用VHDL编写类型泛型实体吗？

generics、vhdl、type-parameter

所以，我最近继承了一些VHDL代码，我的第一反应是，"VHDL有结构，为什么他们到处都使用位向量？即使我必须重新键入实体或组件声明，也只是为了避免为每个(模为泛型宽度)类型重新键入体系结构定义？

浏览 0提问于2012-06-05得票数 5

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无法使用ghdl执行/运行任何vhdl代码

vhdl、file-permissions、ghdl

我可以成功地分析(-a)和精细(-e)，但是当我尝试运行/执行(-r)它时，我会得到以下错误：为了详细说明我的问题，我在后面提到了vhdl代码和下面的命令序列：$ ghdl -e hello_world --你好，世界节目。--定义一个没有

浏览 4提问于2011-01-24得票数 0

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用于仿真的VHDL替代子模块体系结构

simulation、vhdl、fpga

我有一个实现DRAM测试序列的VHDL组件。它包含一个子实体，即DRAM控制器。我想要模拟(调试) DRAM测试序列，但对DRAM控制器使用一个简单的假存根，而不是真正复杂的东西。有没有一种方法可以设置它，也许可以使用VHDL配置来使用简单版本的控制器实体进行模拟？我对模拟还是个新手，总体上对VHDL的使用经验不是很丰富。

浏览 1提问于2013-02-11得票数 5

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为什么我需要在其他体系结构中实例化VHDL组件之前重新声明它们？

vhdl

自从我第一次上VHDL课程以来，我就一直在挠头，并决定在这里发布我的问题。假设我有一个声明的实体(以及它的一个架构)，并且想在另一个架构中实例化它，为什么在实例化它之前，我似乎必须在这个包含的架构中重新声明“实体”(组件)？

浏览 1提问于2010-09-04得票数 9

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在modelsim中获取vhdl实体的依赖关系

dependencies、tcl、vhdl、modelsim

我成功地用ModelSim编写了一个大型的VHDL设计。这里的设计并不重要，我的问题是关于任何VHDL设计的ModelSim命令。现在假设我有一个实体E1，我想知道E1正在使用/实例化的所有包和实体。我想在这样的Tcl过程中使用这个命令 ...换句话说:如何使用ModelSim命令提取vhdl模块的所有依赖项现在，命令vdir -lib L1返回在L1中编译的所有实体和包。但这些当然

浏览 2提问于2014-05-07得票数 4

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