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VHDL将整数索引向量赋值给enum索引向量
arrays、vhdl、enumerated-types
有人知道这在VHDL中是否合法吗？据我所知，读取VHDL LRM时，数组分配是根据位置完成的，而不是通过索引完成的。因此，我知道，分配哪些数组的边界不相等，但其索引长度相等的数组是合法的。但是，没有关于将由整数索引的数组分配给枚举类型索引的数组的问题。只是想知道是否有人知道这是合法的，还是主流的VHDL模拟器允许这样做？好吧，我想我应该表明代码是“伪代码”(而且我的vhdl
浏览 5提问于2014-02-25得票数 1
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VHDL数组索引
vhdl
我对数组索引有一个问题:我声明： type matriz_fc is array (0 to 3) of STD_LOGIC_VECTOR(3 downto 0);
signal fils : matriz_fc错误:通过多个use子句包含多个‘unsigned’声明；没有一个声明直接可见错误：‘unsigned(I_p)’附近的类型错误；预期类型‘unsigned’错误:形式‘arg’没有实际或默认值错误:索引名前缀类型‘integer’不是数组类型
浏览 36提问于2019-12-09得票数 3
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我用VHDL为我的项目编写了代码，但我在使用信号时出错了。
vhdl、fpga
library IEEE;entity keygeneration is rc : in STD_LOGIC_VECTOR (3 downto 0);end keygeneration;
comp
浏览 1提问于2019-03-05得票数 0
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无法在vhdl中将string[]转换为字符串
arrays、string、vhdl
我正在用vhdl编写代码，遇到了这个错误。 data<=dataArray(1);
如何在vhdl中选择数组的特殊索引。
浏览 0提问于2018-01-24得票数 1
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如何使用std_logic_vector作为数组的索引
vector、vhdl、fpga
我想使用std_logic_vector作为数组的索引，例如：signal counter : std_logic_vector(3 downto 0);
由于VHDL语法检查告诉我应该使用带数据的整数作为索引，我想问一下是否可以使用std_logic_vector作为索引。我问这个问题是因为如果我给计数器赋值8，vhdl语法检查不会告诉我这是一个错误
浏览 0提问于2015-04-18得票数 2
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VHDL矢量数组
syntax、vhdl
我试图在VHDL中创建一个向量数组，但在modelsim中遇到错误。std_logic_vector(7 downto 0); 我通过以下方式将数据存储到数组中
浏览 1提问于2016-01-12得票数 0
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需要在vhdl中计算常量名称
vhdl
我有一个constant对象列表，如下所示。它们是record型的。我正在尝试运行一个loop，在其中我可以一个一个地访问它们。有人能建议一种方法吗？ id, x_start, x_end, y_start, y_end : integer;constant C_OBJ1: objecttype :=(id => 0,
浏览 5提问于2017-04-19得票数 0
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找不到针对这些实际情况的函数
vhdl、fpga、synthesis、asic
我的编译器给了我这些错误：library IEEE;
entity SUBONE_MODULE_VHDL
浏览 6提问于2013-06-15得票数 0
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用VHDL、Verilog、sim行为将无效地址写入RAM
vhdl、verilog、simulation、xilinx、intel-fpga
让我们在Verilog或VHDL下使用BRAM或任何其他内存。
浏览 0提问于2017-07-08得票数 1
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数组的数组索引为宽
arrays、indexing、vhdl、xilinx、synthesis
在访问VHDL中的数组时，我遇到了以下问题：
假设我有一个大小不是2^n的数组，例如大小为6。然后，如果我想使用一个宽度为3位的索引访问这个数组(=ceil(log2(6)，很明显这个索引可以到达两个位置，7和8，这超出了我正在访问的数组的大小。2.)仅使用大小为2^n的数组。希望数组中未使用的部分将被优化。
浏览 0提问于2011-02-03得票数 4
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按升序将std_logic位存储到一个大数组中
vhdl、verilog、fpga、synthesis、asic
我有一个2048位的数组，我希望以升序的方式存储从0到2047的输入比特，因为它在时钟周期的每一个上升边缘都会出现在FPGA中。我知道这可以用VHDL语言通过数组索引来完成，比如然而，有没有其他更好的方法，如使用位操作(移位)来实现这一点。(没有数组索引方法)，从而最终降低了FPGA中的路由复杂度。
浏览 1提问于2014-01-03得票数 1
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用VHDL声明尺寸数组的类型
arrays、types、vhdl、dimensional
当前，下面的代码给出了第一个类型应该被约束的错误！但是我真的需要用户稍后来指定它！我该怎么做呢？ type mult_array is array (natural range <>) of integer range 0 to 9;END mult_pack;
浏览 1提问于2014-05-25得票数 1
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VHDL中数组的硬件表示
vhdl
使用VHDL，我想有一个寄存器，每个寄存器中存储16位。所以我发现VHDL有一个内置的数组，我想用它在iy中的每个元素中存储16位，所以我想知道VHDL是否将这个数组映射到实际的寄存器？
浏览 4提问于2010-03-11得票数 5
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在spartan 6上用VHDL控制LCD
vhdl、lcd
--Shift left
据我所知，已经制作了一个数组来保存要显示在显示器上的字符值
浏览 5提问于2013-10-24得票数 0
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将VHDL分配给数组类型
arrays、types、vhdl、variable-assignment
constant cFoo : foo := ( x"11" );
用一个例子分配给以下常量：此外，考虑到我试图用另一个常量为索引);constant cFoo : foo := ( cBar )
浏览 3提问于2016-07-04得票数 2
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vhdl多维数组
arrays、vhdl
我正在使用vhdl中的多维数组，我有以下vhdl代码：我完全是vhdl的初学者，我的问题是关于我声明的数组的大小，通过实例化这个数组，这是否意味着我有256个(8位大0到7)个32位的位置，或者我只有8个32位的位置？
浏览 0提问于2017-09-29得票数 0
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使用Vivado将函数的返回值赋给VHDL中的多维数组失败
vhdl、vivado
我有下面的包，它定义了一个二维数组类型和一些随机函数，它返回一个初始化的二维数组。end loop; end process;
end x; 同样的构造(将函数的返回值赋给信号)似乎只对多维数组无效
浏览 29提问于2021-02-12得票数 0
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子类型指示VHDL200X的非法语法
vhdl、synthesis、xilinx-ise
我正在尝试创建一个“动态”2D数组，我可以在我的实体中用泛型来设置它。end DynamicRegisterSet;
VHDL\CommonBlocks\DynamicRegisterSet\Sources\DynamicRegisterSet.vhd“第
浏览 2提问于2016-05-02得票数 4
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如何使输出逻辑信号成为真实的输出引脚？
vhdl、vivado
我正在尝试接收这个信号:信号Fx3_bridge : std_logic_vector (1减到0)；我还想丢弃逻辑向量中不太重要的部分。
浏览 0提问于2019-07-11得票数 0
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