VHDL空文件句柄

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vhdl

我还希望选择将接收到的数据写入文件。为此，我添加了一个文件句柄，这样使用该过程的任何测试平台都可以声明一个文件句柄并将其传递给该过程，接收到的数据将通过该文件句柄写入到给定的文件中。c_axil_debug_severity_level; ); 因为我希望写入文件是可选的，所以

浏览 34提问于2019-11-15得票数 1

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在VHDL中，可以使用访问引用引用静态变量吗？

vhdl

在VHDL中，可以使用访问引用引用静态变量吗？我在VHDL访问中看到的大多数示例都涉及动态分配内存。我很好奇您是否也能获得静态分配变量的访问句柄。

浏览 10提问于2021-12-29得票数 0

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Bash :在变量中使用变量(嵌套循环)

bash、makefile

我有一个makefile，我想在正确的库中编译我的每个vhdl文件。这是我的密码： do for core_lib_src_vhd in $($$core_lib.VHDL_SRC_FILES_LIST); \ do $(COMPILER_VHDL) $(CC_VHDL_OPTIONS) $(COVER_OPTIONS) -work $$core_lib $(BLOCK_

浏览 5提问于2017-07-10得票数 0

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如何在文本文件中创建Tcl命令列表，然后在ISim中运行？

vhdl、xilinx、xilinx-ise

Script: run 20 ns run 20 nsquit 我只需要在模拟GUI的控制台窗口中输入Tcl命令来运行这些命令(输入记事本++，并保存为我的项目文件夹中的.tcl文件)

浏览 5提问于2015-07-24得票数 2

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VHDL标记在使用ctags+taglist的vim中效率不高

vim、vhdl、ctags、taglist

编辑.vhd文件时，标签非常差(仅显示实体)。我怎么才能修复它呢？有没有其他的解决方案可以用ctags/taglist为vhdl创建更好的标签？非常感谢。

浏览 8提问于2013-05-29得票数 3

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如何在xilinx中从原理图生成vhdl代码

vhdl、fpga、xilinx、mips32

我想知道是否有可能从xilinx的原理图中生成vhdl代码。我知道反向是可行的。我已经使用了原理图和vhdl，但我希望看到整个数据路径是用vhdl编写的。我使用的是Xilinx 12.3。谢谢!

浏览 1提问于2012-01-23得票数 1

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我最近刚刚升级到Modelsim 10，当我重新编译我所有的代码时，37个代码中只有30个进行了编译。那些不能编译的有一个常见的错误我只是简单地包含了std_logic的包，将位改为std_logics，它神奇地修复了第一次重新编译时的问题(对我来说这是很少见的)。我的问题是，为什么新的编译器(如果它是新的)不接受bit & unsigned(N降到0)。是不是某种新的标准迫使HDL程序员使用更多的抽象？我看到了一个类似的问题，解决了我的问题，但我想知道为什么编译突然不同了。

浏览 1提问于2011-01-26得票数 2

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用SystemVerilog二维数组实例化VHDL实体

vhdl、system-verilog、language-interoperability

关于如何在VHDL和SystemVerilog之间传递2D数组的文档似乎很少。我在VHDL中有以下类型的端口： type my_array_t is array (natural range <>) of std_logic_vector从SystemVerilog实例化VHDL模块： .my_input(my_input_s), .my_output(my_output_s请注意，在我的例子中，我没有更改<e

浏览 11提问于2022-05-20得票数 0

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使用Altera将*.vhdl编译成一个库

floating-point、vhdl、fixed-point、intel-fpga、quartus

我试图使用‘浮点和定点包’作为我的过滤器设计的一部分，在VHDL。我正在使用Altera作为开发环境。我从网站：下载了文件包，现在可以在上找到。在其用户指南中提到了以下内容：should be compiled但是，我不知道如何使用Altera工具将上述*.vhdl文件编

浏览 3提问于2013-10-25得票数 3

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TCL批处理模式下的行为模拟

tcl、simulation、vivado

我有一个行为模拟，它将模拟后所需的所有信息存储在一个.txt文件中。我需要运行这个模拟大约8000次与不同的参数，这是在MATLAB中生成的。我想运行一个具有不同参数的TCL脚本。Test_Files/VivTCLstim.txt -tclargs 256 32 15 25790');open_project E:/Projects/Vivado/THD/THD_VHDL.xpr它总是运行模拟1000 ns (默认设置)，并使用一般参数，这些参数在默认情况下在.vhd

浏览 4提问于2016-04-20得票数 1

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如何在VHDL中从file变量中取回文件名字符串？

vhdl

我想做一个关闭和再次打开文件的VHDL程序。尽管该过程还会做其他事情，但这个操作本质上是将文件倒回到开头。但是，我没有找到从文件句柄返回到文件名的方法。read_mode); wait; end process; 看起来很简单 _ 名称、实例 _ 名称和路径 _ 在这种情况下，name仅指名称"Fi“，而不是文件本身的名称当然，可以将文件名作为第二个参数传递，但在这种情况下，它不会非常

浏览 37提问于2017-02-26得票数 1

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VHDL OsvvmLibraries中的.pro文件是什么？

vhdl

VHDL语言OsvvmLibraries中的.pro文件是什么？显而易见的答案是，它是模拟器需要读取的VHDL文件的列表……但是，我以前从未见过这种特殊的构建文件格式。哪些VHDL语言模拟器支持读取.pro文件？这是调用VHDL模拟器的python脚本的输入吗？或者它是内置在特定VHDL模拟器中的一种文件格式。

浏览 5提问于2021-10-04得票数 1

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如何禁用对文件中一段文本的解析？

c、compiler-construction、vhdl、yacc、lex

我的文件结构是：`pragma TOKEN2_NAME TOKEN2_VALUE`pragma TOKEN4_NAME TOKEN4_VALUE} VHDL_TEXT{ // V

浏览 3提问于2015-01-04得票数 0

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在powershell中，[Text.RegularExpressions.RegexOptions]::IgnoreCase -bor [Text.RegularExpressions.RegexOptions]::Multiline

powershell

尝试获取vhdl或ada源文件，匹配关键字，并将其替换为列表中的关键字。然而，我的regex并不是用来处理ignorecase和multiline的，它是由$1和$2组成的。有什么想法吗？谢谢。= @()$vhdl += "use ieee.std_logic_1164.all;"$vhdl += "

浏览 11提问于2022-05-22得票数 0

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读取Perl数据文件句柄时为空

perl、filehandle

我有一个Perl模块，它在文件末尾的__DATA__和__END__关键字之间存储了一个模板(由模板模块处理)。当尝试使用模板生成文件时，生成的文件为空，没有任何警告或错误输出。调试后，我发现在传递给模板模块之前，数据文件句柄实际上是空的。什么类型的问题会导致数据文件

浏览 8提问于2017-02-10得票数 3

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GHDL、预编译供应商原语和Cocotb

ghdl、lattice-diamond、cocotb

下面是我的make文件。在这里，我使用了我在找到的引用的命令VHDL_SOURCES_LibWPWD=$(shell sh -c 'pwd -W')endif <em

浏览 2提问于2019-07-03得票数 2

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如何禁用模式

emacs

我想知道是否有一种方法可以永久地从Emacs中删除主要模式，比如说vhdl-模式？我已经检查了“”，但我想知道如果我想编写自己的发行版，我如何才能从Emacs中永久删除其中的一些模式？

浏览 0提问于2012-07-24得票数 4

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格子钻石项目中的多个VHDL文件

vhdl、fpga、lattice-diamond

我有一个FPGA项目与多个VHDL文件(所有编译没有错误)，写在格子的钻石软件。问题是当我去分配引脚时，我看到的只是一个VHDL文件的输入和输出。如果删除该文件，则会看到另一个文件，netlist分析器具有相同的行为。是否可以在同一个项目中拥有多个VHDL文件，还是必须将所有内容都写入一个VHDL文件中？

浏览 2提问于2017-08-20得票数 2

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GHDL和VHDL* -可执行文件的输入*

vhdl、executable、ghdl

在windows中，我知道命令"ghdl -e something“不会创建可执行文件；在linux中，会创建可执行文件。我必须为我的可执行文件提供一个输入文件。如果我在linux上，我可以通过.因为没有创建可执行文件。

浏览 27提问于2011-01-24得票数 0

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小于和大于符号在一起

perl

我偶然发现了一段代码：use strict;while(my $line = <>) { $hash{$line}++;map {print $_ ."\n"} keys %hash;

浏览 2提问于2015-03-12得票数 0

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