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我是Verilog的新手。预处理-编译-装配-链接但是，"Verilog :数字设计和综合指南“描述了‘编译器’(即编译器指令、define,ifdef等)。
在Verilog中编译意味着仅用于模拟目标？
浏览 6提问于2020-03-16得票数 0
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我已经在一个verilog文件中定义了所有verilog文件的宏，比如FabScalarParam.v，我首先在system.do文件中编译FabScalarParam.v，然后编译其他verilog文件但是当我运行"do system.do“来编译设计时，它会显示如下错误，
# ** Error: I:/programming/EDK/project_4/pcores/instruction_side_v1_00_a/
浏览 0提问于2012-12-23得票数 1
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这个问题可能不太适合StackOverflow，但是编译器和Verilog (可以被认为是编程语言)都与这个项目相关。我在哪里可以找到从Verilog语言到GDSII格式或Netlist的开源(或可下载和非商业使用)编译器？有许多Verilog模拟器(将其编译为本机机器代码或C语言)，许多Verilog- to -FPGA编译器，但我想要编译器，能够从Verilog生成传输器的几何结构。它可以转换为GDSII，但如果
浏览 1提问于2010-11-15得票数 5
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我有一个用于简单乘法器的Verilog代码，如下所示，它需要两个32b输入，它们被分成两个(16-b MSB和16-bLSB)并乘以：
parameter WordLen1 = 32, WordLen2
浏览 53提问于2022-04-20得票数 -1
Verilog-A和Verilog一样吗？
因为当我在ModelSim上粘贴一些Verilog的源代码时，总会有一些不能删除的错误。ModelSim能运行Verilog吗？
浏览 8提问于2014-05-11得票数 2
我试图编译一些非常基本的Verilog文件，其中模块输入/输出是由指导员提供的，并且我编写了一个数据流分配，但是我得到了指导员的语法错误。syntax1.v编译它并获得以下输出：Command arguments:syntax1.v
Tool: VERILOG-XL 08.20.001-d log file created Jan 9, 2016 17:5
浏览 2提问于2016-01-09得票数 0
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有没有可能把一些verilog代码打包成chisel/scala代码？如果是，我该怎么做？我需要在chisel中使用一些verilog模块。弗朗西斯科
浏览 3提问于2014-06-11得票数 1
对于verilog编译，一次编译多个verilog文件是有利的--它们被编译成数据库(没有.o文件)。我发现我可以创建这样的规则：verilog.timestamp: $(SOURCES) hdr.vh这只允许重新编译过时的文件(或当报头过期时所有这些文件)。这感觉很糟糕--有更好的方法来完成这个任务吗？
浏览 1提问于2018-08-28得票数 0
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我想在另一个文件中包含一个verilog模块。如何将其包含在代码中，以及如何编译代码以包含头文件？是不是跟c一样？
浏览 1提问于2013-10-29得票数 15
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Chisel支持(很好)哪些FPGA供应商的主板？市场上的大多数FPGA都是通用的吗？或者我们在购买时需要注意一些细节？如果是这样，我们应该注意什么？ 我真的需要一个硬件套件，使模拟和实际合成层之间的差距和麻烦最小化。谢谢!
浏览 129提问于2020-08-18得票数 1
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我正在维护一个库，其中包含需要链接到第三方可执行文件的编译对象。有时可执行文件是为Solaris编译的，有时是32位Linux应用程序，有时是64位linux应用程序。如果它只在linux上工作，那就好了，这样我就可以根据操作系统来定义路径。root/path/${MYPLILIB_VER}/rootname/${MYPLIFLAVOR}&
浏览 1提问于2008-10-03得票数 0
我想知道当使用它时，‘`include预处理器指令和’的用途是什么。例如，我使用的是Xilinx的Vivado，我尝试了如下： input logic x, y, ); B B1 (.a(x), .c(z)endmodulemodule B( output logic
浏览 4提问于2021-04-16得票数 0
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我正在尝试构建一个Verilog文件，该文件从定义文件中导入全局定义，这样我就可以在一个地方跟踪我的所有FPGA端点。
浏览 7提问于2021-08-17得票数 1
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在我的Linux机器上，扩展名为.sv的文件默认会以verilog语法突出显示方案打开，而扩展名为.v或.vs的文件则不会。每次打开这些文件时，我都必须在gvim中手动执行一次:set syntax=verilog。谢谢
浏览 5提问于2017-06-18得票数 6
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第1部分如果我是对的，为什么Verilog编译器不能以这样的方式编写，使模块得到函数的处理？我的意思是，为什么编译器不能允许程序员在n块内实例化一个模块并停止支持函数呢？
浏览 1提问于2017-12-23得票数 5
4回答
我为一些用系统Verilog编写的硬件开发了一个用C++编写的高级模拟器。
将系统Verilog编译成C/C++可调用的函数？
浏览 12提问于2011-05-11得票数 3
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1回答
我在找一个用于窗户的verilog模拟器。我所看到的只是veriwell的源代码，Linux的makefiles。任何人都有任何建议，我可以在哪里可以找到用于Verilog仿真器的二进制文件。
浏览 2提问于2013-09-09得票数 0
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