Cadence：UCIe 与先进 Chiplets 架构

全文概述

随着定制芯片成本上升和AI需求增长，传统单一芯片设计已不再能满足市场多样化需求，而采用模块化Chiplets设计成为了一种趋势。这种设计方式可以优化性能、功耗并降低成本，同时允许设计师根据具体应用需求选择最合适的芯片节点组合。然而，在无标准Chiplets接口时代，每个Chiplets都需要独立设计接口，这不仅消耗大量资源而且延长了上市时间。因此，标准化Chiplets接口成为了推动行业发展关键因素，它能够促进Chiplets的重用，加快设计速度，并提高质量。

文章对比了不同的Chiplets互连标准，指出UCIe拥有最佳的技术指标和广泛的行业支持，预示着其在未来的发展潜力。此外，文中还强调内部和外部生态系统对于构建Chiplets重要性，以及标准化的外围设备对于促进个性化Chiplets设计的必要性。通过统一的标准和协议层，比如UCIe，可以实现不同Chiplets之间的高效通信和整合，从而加速复杂系统的设计与部署。最后，文章预测了标准化的采纳趋势，特别是D2D连接器领域内UCIe的普及，认为这将极大地促进Chiplets的互通性和市场接受度，为半导体设计行业的未来发展奠定基础。

Chiplets 架构优势

为什么选择小芯片

1. 掩模版尺寸和良率问题
2. 选择合适的制程节点组合（优化晶体管成本）
3. 利用封装技术的改进
4. 模块化和可扩展设计
5. 针对性能、功耗和成本进行优化

没有标准化之前

无标准小芯片接口

1. 所有小芯片均在内部设计/同一项目中完成
2. 每个流程都需要设计定制接口
3. 非差异化的小芯片设计消耗资源
4. 质量受限于内部专业知识的可用性
5. 需要大量的设计投入与时间

在小芯片接口标准化之前，公司需要为每种流程设计定制化接口，这增加了设计复杂性和资源需求。此外，非差异化的小芯片设计消耗了宝贵的开发时间和力量，最终产品的质量也受到团队内部专业知识的限制。因此，整个过程既耗时又成本高昂，且效率低下。

标准化Chiplets 方案

在广泛采用标准小芯片接口的情况下

1. 仅设计核心差异化的小芯片
2. 采用标准预验证接口，基于强大的标准
3. 购买/重复使用经过验证的小芯片
4. 为高质量小芯片提供更多选择
5. 最小化资源使用，加速上市时间

在小芯片接口标准化后，设计工作重心可以转移到核心差异化部分，而其他部分可以直接购买或重复使用现成的小芯片。这不仅降低了资源需求和研发成本，还通过标准化接口确保兼容性和质量，从而为开发者提供更高效的设计流程和更快的产品上市周期。同时，标准化也让开发者能选择市场上最优的小芯片，提升整体设计质量。

芯片研发过程的支出

随着制造工艺的不断迭代，单位面积集成的晶体管数量海量增加，每一代升级的芯片研发成本呈指数级增加。单一 SoC 设计的难度越来越大。

通过 Chiplets 采取“积木式”的模块化小芯片来避免大芯片的制造困难。

在训练中强调 GPU 间的互联；数据挖掘注重 CPU、GPU 和存储的交互；推理主要依靠 GPU 的高效处理；而图分析则结合了大量内存操作和图计算优化。

Chiplets 生态核心：统一接口

展示了 Chiplet 设计的生态策略，强调通过以下方法满足当前和未来需求：

1. 采用高度定制化的核心设计以满足特定功能需求；
2. 用标准化外围结构围绕核心以扩大可服务市场；
3. 通过全面的接口标准减少边界效应带来的问题。

SoC互联协议PK

左侧是不同互联协议带宽/能效比，区分基础封装和高级封装两个阵营。UCIe-SP 服务于基础封装场景，UCIe-AP 则是高级封装。

除此之外，还介绍了 BoW（Bunch of Wires）、HBB（High Bandwidth Bus）、XSR（eXtra Short Reach）、Open HBI（Host Bus Interface）等接口协议。

在NVidia的多个系列GPU中，基于HBI 协议与HBM互联。

图片展示了UCIe（Universal Chiplet Interconnect Express，通用芯粒互连标准）子系统解决方案，主要展示了协议连接层以及PCIe（外围组件互连快速通道）和CXL（计算快速通道）的集成。图中详细说明了从客户端逻辑到物理层（PHY）的分层架构，突出以下关键点：

1. 桥接和协议层：
   • 包括 AXI、CXS 和 CHI-C2C 桥接，提供用于解耦的流式接口。
   • PCIe 和 CXL 层处理事务和数据链路管理，支持聚合。
2. 子系统组件：
   • 包括 CXL DVSEC 寄存器的配置，以及针对 AXI/APB 或 HLS 接口的定义。
   • PCIe 和 CXL 模块中可见针对 消息排序、事务处理 和 流式数据 的独立处理。
3. 错误和电源管理：
   • 在出站/入站数据路径中包含 错误管理、CRC/重试 和 电源管理 功能。
4. 物理层：
   • 逻辑和电气 PHY 组件确保系统内数据传输的可靠性。
5. 关键应用特点：
   • 定义良好的协议层确保通信的清晰性。
   • 此架构支持 解耦（流式处理/桥接）和 聚合（PCIe 和 CXL 集成）。

图片展示了Chiplets标准采用前景的展望，特别是针对芯粒间互连（D2D，Die-to-Die）设计的趋势，并聚焦于UCIe（Universal Chiplet Interconnect Express）的发展潜力。主要内容包括：

1. 趋势图分析：
   • 图表显示从2022年至2029年，UCIe的D2D IP设计显现出快速增长的趋势（Rapid growth），预计将在2026年之后继续显著上升。
   • 其他标准（Others）的增长在2024年后逐渐停滞（Stagnating），表明UCIe可能会成为主流标准。
2. 关键观点：
   • D2D互联的统一目前芯粒间互连逐渐围绕UCIe标准展开，显示出行业整合的趋势。
   • 互操作性的重要性互操作性（Interoperability）是推动标准采用的关键因素，能够确保不同芯粒之间的兼容性和高效连接。
   • 通用标准的快速采用快速采用统一的标准（如UCIe）将显著提升芯粒复用能力（Chiplet reuse），有助于设计灵活性和成本优化。

总结了关于芯粒（Chiplet）在半导体设计中的重要性以及UCIe标准的关键优势，具体内容如下：

1. 芯粒是保持半导体设计盈利的关键：
   • 在日益复杂和昂贵的芯片制造过程中，芯粒技术能够降低成本并提高设计灵活性，从而确保盈利能力。
2. 标准化可以带来显著的益处：
   • 通过标准化，各种设计和制造流程可以实现更高的效率和兼容性。
3. 定制硅需要芯粒生态系统的支持：
   • 无论是内部还是外部，定制化芯片设计需要完善的芯粒生态系统来支撑。
4. 外围设备的标准化将使定制化芯粒设计成为可能：
   • 标准化的外围接口和协议能够让小型、特定用途的芯粒设计成为现实。
5. UCIe具有所有开放标准中最佳的技术指标：
   • 与其他竞争性标准相比，UCIe在技术性能方面表现出色。
6. 由于技术指标和广泛的行业支持，UCIe正迅速获得认可：
   • UCIe的卓越性能和强大的产业支持，使其逐渐成为主流的芯粒互连标准。

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关于 Cadence 公司

Cadence Design Systems[1]（简称Cadence）是一家全球领先的电子设计自动化（EDA）工具和半导体知识产权（IP）供应商，主要为半导体和电子系统公司提供软硬件工具和设计服务。其产品广泛应用于芯片、封装、印刷电路板（PCB）和系统设计等领域。

Cadence 的背景与核心竞争力

1. EDA 工具领导者：
   • Cadence 的EDA工具涵盖芯片设计的所有阶段，从前端逻辑设计（如 RTL 设计与验证）到后端物理实现（如布局布线和时序优化）。
   • 它的工具组合如 Virtuoso（模拟设计）、Spectre（仿真）、Innovus（数字实现）和 JasperGold（形式验证）被行业广泛使用。
2. 半导体 IP 提供商：
   • Cadence 提供各种半导体 IP 模块，包括存储器控制器、接口协议（如 PCIe 和 CXL）、DSP 内核等，为芯片设计公司节省时间和资源。
   • 在芯粒（Chiplets）领域，Cadence 的 IP 产品可以直接为芯片设计人员提供经过优化的模块，帮助他们更快实现芯粒的互连和集成。
3. 强大的软件生态支持：
   • Cadence 在电子设计中处于生态核心地位，其工具与主流设计标准紧密结合，能够快速支持行业内的新兴技术和标准化需求。
4. https://www.cadence.com/en_US/home.html ↩