使用yosys的verilog中case状态下的增量整数

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verilog、yosys

我不知道它是否符合Verilog-2005标准，但我设法用“synplify pro”和“icarus verilog”编译了以下代码。wb_we_o <= 1'b0; end fsm_step_number=1; end fsm_step_number整数的递增不适用于网格合成程序，也不适用于Yosys。我有一个yosys<

浏览 9提问于2018-08-31得票数 1

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Yosys合成verilog

vhdl、yosys

我想为ASIC标准单元库合成一个vhdl设计，以找到电路面积的要求。我如何为虚拟硅(VST)标准细胞库UMCL18G212T3或UMC L180 0.18m使用Yosys？Yosys是否支持vhdl代码，还是需要用verilog编写？

浏览 1提问于2019-05-29得票数 0

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如何在Yosys* (gcc -MMD等效)中输出依赖文件？*

makefile、yosys

是否有一个用于Yosys的命令，它创建一个与gcc选项-MMD等效的依赖文件？(此选项输出一个小型Makefile片段，其中列出编译单元包含的所有文件。见) $(HARDWARE_YOSYS) -q -p 're

浏览 3提问于2017-12-08得票数 1

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如何从YOSYS获取文本文件形式的AST结果

yosys

我们知道YOSYS (win32的YOSYS)可以使用read_verilog _dump_ast命令获得测试结果，但在命令窗口中显示结果视图。我们如何从命令窗口中以文本文件的形式获得结果？

浏览 0提问于2016-05-18得票数 0

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yosys / Project IceStorm所针对的最强大的FPGA是什么？

fpga、riscv、yosys

我用verilog编写了一个整数的RISC-V-64 CPU .它使用Verilator构建并通过测试，所以现在我想将它上传到FPGA上。我是这个FPGA世界的新手。我有一个朋友给我的Zynq 7000，但是从Xilinx获得上传verilog所需的工具是一种用户敌对的体验。我不熟悉列出的各种FPGA，所以我不知道哪个功能强大到足以承载(1)一个整数的RISC-V-64 CPU，

浏览 3提问于2022-05-23得票数 0

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Yosys中的原语

verilog、yosys

我正在使用YOSYS将Verilog转换为BLIF。输入是一个电路(L__0)，它只包含not、and、or原语和一些行为锁存代码。我使用的命令是：> proc; opt; memory; opt; techmap; opt;输出文件包含作为没有.model的.subckt的$_DFF_PN0_，所以当我将此文件输入到MVS

浏览 24提问于2017-06-21得票数 1

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Yosys无法打开包含文件

verilog、yosys

我用yosys得到了一个Can't open include file错误。是否有命令行参数来定义包含目录和/或它正在寻找包含文件的默认目录？

浏览 0提问于2015-10-27得票数 2

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使用yosys在ice40_synth中的条件编译？

command-line-interface、preprocessor、conditional-compilation、yosys

我目前正在Makefile中为我的项目编译一个比特流。对于构建的非调试版本，我使用以下命令：对于调试版本，我使用：在调试构建的情况下，命令将完成，

浏览 3提问于2016-09-29得票数 0

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如何使用yosys从更高级别的Verilog创建门级Verilog

c、verilog、hdl、yosys

我的C函数是一个简单的门：{} 不过，据我所知，这并不是一个门级的verilog我想做的是创建一个模块，(带有一个模块

浏览 3提问于2016-11-01得票数 0

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如何从LLVM传递执行yosys传递？

c++、llvm、yosys

我一直在使用两个程序llvm的opt和clifford的都有类似的passes接口(它们使用共享库作为优化)。我想使用yosys.h中的某些数据结构和函数来构建一个设计模块(然后用verilog编写到文件)，该模块基于我的llvm生成的数据。问题:我想要使用函数，来自yosys.h的数据，在llvm的通行证中。

浏览 0提问于2015-08-04得票数 2

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在YOSYS内部运行ABC返回“警告:检测到1个多输出门”

abc、yosys

当使用YOSYS时，我调用abc命令：abc -liberty mycells3.lib } 运行时，我收到以下警告：ABC: Warning: Detected 1 multi-output gates (for example, "FAX1")，甚至我的模块都没有使用此单元格(这也可能是由于其

浏览 1提问于2016-12-08得票数 0

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在后端执行附加命令，获取要生成的文件

yosys

我目前正在寻找一种在Yosys中执行iverilog in的方法，更准确地说是在write_verilog步骤中。我需要将将由write_verilog生成的文件提供给iverilog (原因是，我需要维护变量源信息，这些信息保存在yosys属性中)。然而，execute()函数只有在函数结束时才会写入文件。如果我使用通过write_verilog生成的文件调用iverlog t

浏览 5提问于2020-12-12得票数 0

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Yosys - ERROR: TCL解释器返回一个错误:无效命令名"verilog_defaults“

tcl、yosys

我在tcl文件的顶部使用了以下命令，并使用yosys -c filename.tcl执行它。verilog_defaults -add -I<path_to_include_dir>ERROR: TCL interpreter returned an error: invalidcommand name "verilog_defaults" 在yosys shell中执行相同的命令

浏览 2提问于2021-06-29得票数 0

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如何在verilog中将LUT解包成逻辑单元

verilog、yosys

我在他身上放了一个包含LUTS的记录。我该怎么做呢？Yosys有内置的东西吗？在互联网上，有没有别的东西已经实现了这类东西？因为我搜索了这个但是我找不到。

浏览 11提问于2020-05-20得票数 0

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如何在YosysJS中使用'write_json‘命令

json、verilog、yosys

我是Yosys的新手，正在尝试使用YosysJS来生成输入verilog文件的json描述。有关于如何在Yosys中使用该命令的文档。但是我不知道如何在YosysJS中使用它。我可以使用以下代码在合成的不同阶段后绘制RTL图： ys.write_file("input.v", document.getElementById("code").value)

浏览 0提问于2018-05-18得票数 0

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如何为Yosys创建自定义技术单元图

verilog、yosys

我有以下简单的Verilog设计(在test.v中)： input a, b, c,);yosys -importset libfile my_tech.libread_verilog${name}_synth.v 尽管DFF映

浏览 5提问于2020-02-10得票数 1

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如何将时钟门映射到技术图书馆单元

verilog、yosys

Yosys进行综合时，生成的netlist实例化(对于reg enabled)一个不包含在我正在使用的标准单元库文件中的\$_DLATCH_P_单元，即使库中包含锁存。与其尝试将此设计的enabled与库中的标准锁存单元相匹配，我更愿意使用库提供的时钟门，它包括和门，其接口如下： input CK, output这样

浏览 3提问于2017-01-23得票数 2

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利用冰风暴分析比特流

yosys

我正在尝试理解Yosys/arachne生成的比特流，如所述。学习如何使用本文档的推荐方法是使用Yosys和Arachne合成非常简单的电路，对生成的比特流文件运行icestorm工具icebox_explain，并使用上述数据库的HTML导出来分析结果。icebox_vlog可用于将比特流转换为Verilog。该工具的输出文件还将在添加到生成的

浏览 4提问于2017-02-23得票数 1

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如何简化教学中的复合作业

verilog、yosys

我试图让yosys将我的设计合成为结构化verilog，因为这个工具不理解语法{A, B}，可以指定值A和B之间的连接。因此，例如，当yosys生成如下语句时assign {D,E} = F;assign {A, B} = {C, D} 我终于能够让这些任务通过额外的op

浏览 2提问于2015-11-26得票数 3

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寄存器到门级Verilog的映射

yosys

我正在使用Yosys来合成一个AES核心到门级Verilog，并映射到Liberty文件中的单元。有没有一种方法可以报告寄存器和内存实例从RTL到门级实例/引脚/网络的映射？这是我的版本： Yosys 0.8+ 510 (git sha1 1217e47e, clang 10.0.1 -fPIC -Os)

浏览 14提问于2019-08-28得票数 0

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