模拟寄存器文件时Modelsim中的Verilog编译器错误

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Verilog &A&Verilog；它们是一样的吗？

verilog、modelsim

Verilog-A和Verilog一样吗？因为当我在ModelSim上粘贴一些Verilog的源代码时，总会有一些不能删除的错误。ModelSim能运行Verilog吗？

浏览 8提问于2014-05-11得票数 2

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verilog、modelsim

我正在尝试编写一些verilog代码来创建一个包含32个32位寄存器的寄存器文件。Register File Input/Output 下面是我的代码： module regfile (clk, we, ra1, ra2, wa, wd, rd1, rd2); inputrf[wa] = wd; rf[0] = 0; endmodule 我根据一些教程文件对

浏览 21提问于2021-01-27得票数 0

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ModelSim编译器与Quartus不同

variables、verilog、definition、modelsim

这几天我用ModelSim做模拟，我遇到了一个问题，那就是：if (cnt == `END_CNT)reg [7:0] cnt;reg [7:

浏览 0提问于2014-01-08得票数 2

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使用Modelsim的Do文件包括Verilog头文件

verilog、simulation、header-files、system-verilog、modelsim

在给我的system文件中，是Verilog头文件(.vh)的include。当我在Modelsim中手动运行模拟时，我通常会进入文件的属性("Verilog & SystemVerilog“选项卡)，并包含保存头文件的目录。我将如何在我试图创建的.do文件中</em

浏览 7提问于2015-08-20得票数 1

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如何在ModelSim中添加altera进行仿真？

simulation、fpga、modelsim、intel-fpga、quartus

在使用顶级文件(VHDL)和Altera特定的PLL编译了一个项目(使用Quartus)之后，我尝试用ModelSim来模拟它。当我启动RTL模拟时，我会在文件夹work (在库窗口中)中看到我的顶级文件，但看不到PLL (Verilog文件)的Altera实例。问题：如何设置Quartus或ModelSim以查看我的顶级文件和

浏览 2提问于2016-05-18得票数 1

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如何使Modelsim运行另一个应用程序

verilog、system-verilog、modelsim

我正在设计一个使用modelsim学生版本verilog的mips处理器，我们开发了一个c++工具，它可以将组装操作转换成机器代码，并将结果保存在.txt文件中，那么在模拟开始时，有什么方法可以让modelsim

浏览 2提问于2017-12-02得票数 0

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ModelSim编译成功，但代码中有错误的声明

verilog、hdl、modelsim

我是modelSim和verilog的初学者在下面的部分中，我有一个不正确的Half_ (因为我的模块名是Half_Adder)，但是modelsim编译它时没有错误xor (s,a,b); and(c,a,b)

浏览 1提问于2019-04-04得票数 0

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在Modelsim中模拟时意外退出

modelsim

我使用Modelsim 10.4a来模拟verilog代码，我有tb文件来测试我的另一个.v文件。这两个文件都编译成功，但是当我试图运行-all来查看wave时，它给了我一条消息：有什么线索让我知道是什么原因造成的。我在谷歌的项目文件和解决方案中

浏览 2提问于2019-02-24得票数 0

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当使用-c标志交互运行modelsim时，如何关闭过多的缓冲？

verilog、modelsim

在运行带有-c标志的modelsim时，如何关闭控制台打印的过度缓冲？示例：VSIM> source run.do run.do只是一个编译设计并运行10毫秒的modelsim脚本。当它点击脚本中的vsim命令时出现问题，所有的输出都被缓冲，直到我按下Ctrl-C或者我等待几分钟以完成模拟，而不显示在模拟过程中发生的$display。(它很好

浏览 1提问于2017-11-07得票数 0

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Verilog中的全局常量

verilog

我想创建一个所有模块都能看到的全局常量。我尝试过在顶部模块中声明变量的不同方法。然而，其他模块无法识别它。在我的顶部模块中，我有以下内容：当我在Xilinx中时，我会将MODELSIM设置为0。当我在Modelsim中时，我会将其设置为1。在其他文件中的其他模块中，我将拥

浏览 8提问于2011-05-15得票数 1

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如何在verilog中声明输出数组？

arrays、sum、verilog

我正在尝试添加两个数组，并希望输出在verilog代码中的数组。但是发生了错误。这是错误:HDLCompiler:1335: Port sum不能在verilog代码中声明为数组。谁能告诉我如何在verilog代码中声明输出数组？谢谢。

浏览 1提问于2014-11-17得票数 1

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在Fedora 22 64位中用Modelsim安装Quartus 13.0。运行夸特斯32位，因为我有很多很多问题，否则。然而，我可以启动Quartus，创建一个项目，合成它，启动模拟窗口并配置输入信号。然后，当单击启动Modelsim的按钮时，它将开始执行它的任务，但最终会以模型was Altera没有被发现。请安装Quartus II安装程序中包含的ModelSim-Altera，或者通过选择“模拟

浏览 4提问于2015-09-14得票数 9

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运行sbt时缺少生成文件

chisel

我在我的chiselMainTest列表中添加了“-后端”和"v“，虽然我得到了verilog输出，但我也得到了一个构建错误：.: fatal error: 'vpi_user.h' file not found ^sbt运行的完整列表如下Nonzero exit code:

浏览 4提问于2015-10-05得票数 2

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通过.do文件在modelsim中使用xilinx内核

verilog、xilinx、modelsim

工具版本：Xilinx ISE 14.7Error: (vsim-3033) ..这是我的.do文件： vlib .我希望能够映射compxlib创建的源目录，并将其包含在我的设计中，这样我就可以用一个简单的.do文件<

浏览 11提问于2018-02-14得票数 0

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在verilog文件中定义的宏，但错误显示在modelsim中未定义的宏

modelsim

我已经在一个verilog文件中定义了所有verilog文件的宏，比如FabScalarParam.v，我首先在system.do文件中编译FabScalarParam.v，然后编译其他verilog文件但是当我运行"do system.do“来编译设计时，它会显示如下错误， # ** Error: I:/programming/EDK/project_4&#

浏览 0提问于2012-12-23得票数 1

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ModelSim仿真-模块未定义

simulation、verilog、modelsim

我试图在ModelSim中模拟verilog项目(它使用了一些LPM模块)，但是尽管添加了所需的库，但我仍然错误地说没有定义模块。有人知道怎么回事吗？

浏览 3提问于2014-06-19得票数 1

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基于xilinx/modelsim的综合/仿真的编译器指令的自动标志？

simulation、verilog、fpga、xilinx、modelsim

我有一个大型的verilog项目，我正在将其合成到xilinx fpga上，并在modelsim中进行模拟。有几个模块，我想在其中模拟一个版本的模块，并合成另一个版本。例如，我有一个参数化的重置去保释器，它只有几毫秒。显然，对于模拟来说，这很烦人，所以在模拟之前，我将去抖动计数更改为大约10个时钟周期。目前我有一个标志(`定义模拟)，我将其注释掉以进行合成。然后，在我的模块中，我使

浏览 3提问于2013-05-25得票数 0

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Cocotb VHDL对FLI的需要

vhdl、verilog、modelsim、intel-fpga、cocotb

我目前正在建立一个基于Cocotb的验证环境。 (我有Altera初学者版本的ModelSim，实际上不包括FLI )。令我惊讶的

浏览 3提问于2016-11-09得票数 4

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Modelsim:错误：(vsim-3033)...实例化'MUT‘失败。未找到设计单元

verilog、modelsim

当我尝试在测试台中包含一个子模块进行模拟时，我在ModelSim中得到了vsim-3033错误。所有代码都编译得很好(根据modelsims的“复选标记”)。这里的代码显然是Verilog。我已经尝试将项目根目录添加到(项目窗口) ->左键单击->属性-> Verilog & SystemVerilog -> include目录...因此，我知道这与ModelSim在模拟</e

浏览 0提问于2020-03-29得票数 1

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如何在ModelSim* Altera起动器中创建波形*

modelsim、intel-fpga

我在一个类的verilog项目中使用Altera ModelSim 10.1d。我想不出如何正确地运行模拟。我有一个非常简单的verilog文件(只是一个2到1个复用器)，我想尝试4种不同的输入组合。根据Altera网站上的指南，我做了以下工作: 1)单击模拟->启动模拟，并选择mux文件；2)单击“Sim”窗格中的Add Wave )，然

浏览 3提问于2014-03-29得票数 0

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