TechInsight：3D-NAND发展趋势

3D-NAND 单元架构发展历程

在3D-NAND领域，CTF（Charge Trap Flash） 和FG（Floating Gate） 是两种主要的存储单元架构，各自具有不同的技术特点和优势。

1. 1. CTF（Charge Trap Flash），主要是中日韩新兴存储厂商
   • • 结构：采用电荷陷阱技术，利用绝缘层中的陷阱捕获电荷。其结构通常包含多个层次，电荷被捕获在介质中。
   • • 优势：更高的存储密度和更好的耐久性，尤其在高层数的3D-NAND中表现优越。CTF技术在写入和擦除速度上也较快，适合高性能应用。
2. 2. FG（Floating Gate）：主要是美国存储厂商
   • • 结构：传统的浮栅结构，电荷存储在一个浮动的栅极上。该技术是NAND闪存的早期形式。
   • • 优势：成熟的技术，制造成本相对较低，广泛应用于消费级产品。然而，由于电荷泄漏的问题，FG在高密度存储时面临挑战。

总体而言，CTF在高密度和性能方面更具优势，而FG则因其成熟性和成本效益而仍被广泛使用。各大厂商如三星、东芝和美光在这两种技术上均有布局，CTF正逐渐成为主流。

长江存储的Xtacking技术 在CTF（Charge Trap Flash）领域具有显著优势，同时也面临一些挑战。

优势：

1. 1. 高性能：Xtacking技术通过将控制电路与存储单元分离，显著提高了数据传输速度和存取性能。这种架构允许更高的并行性，从而提升整体性能。
2. 2. 提升存储密度：通过优化芯片结构，Xtacking能够在同样的硅面积上实现更多的存储单元，提高存储密度，降低成本。
3. 3. 降低功耗：该技术在数据传输过程中减少了功耗，适合对能效要求高的应用场景，如移动设备和数据中心。
4. 4. 灵活性：Xtacking的模块化设计使得不同工艺节点的存储单元和控制逻辑可以独立优化，增强了设计灵活性。

存在的问题：

1. 1. 制造复杂性：Xtacking技术的实现需要更复杂的制造工艺，可能导致生产难度增加和良率下降。
2. 2. 成本挑战：尽管Xtacking在性能和密度上有优势，但制造过程中的复杂性可能导致成本上升，影响市场竞争力。
3. 3. 市场接受度：作为相对新兴的技术，Xtacking需要时间来获得市场的广泛认可和接受，尤其在与成熟技术竞争时。

图片展示了当前市场上主要存储芯片制造商的3D NAND闪存单元架构设计，揭示了不同厂商在技术实现上的差异化策略。

技术特点 ：

• • 层数变化：从Samsung的单层设计到其他厂商的多层设计，反映了3D NAND技术的演进。
• • CMOS集成：大多数设计都将CMOS电路集成在底部，但具体实现方式有所不同。
• • 创新架构：如SK Hynix的PCG技术和YMTC的Xtacking技术，体现了各厂商的技术创新。

设计趋势：

• • 多层化：通过增加层数来提高存储密度和容量。
• • 底部CMOS：将控制电路放在存储单元阵列下方，优化空间利用。
• • 功能分离：如YMTC的设计将存储阵列和外围电路完全分离。

技术意义：

• • 存储密度提升：多层设计显著增加了单位面积的存储容量。
• • 性能优化：底部CMOS设计有助于缩短信号传输路径，提高读写速度。
• • 制造灵活性：分离设计（如Xtacking）允许存储阵列和控制电路独立优化。

Die Floorplan 指的是芯片内部各个功能模块和电路的布局设计。它涉及到晶圆上不同层次的结构安排，包括存储单元、控制逻辑、接口和电源管理等组件的相对位置和连接方式。合理的Die Floorplan设计能够优化性能、提高存储密度、降低功耗，并增强热管理。

Z-NAND、XL-Flash和Center-XDEC是三种不同的NAND存储器布局设计，各自具有独特的技术特点和优势。

1. 1. Z-NAND：
   • • 布局设计：Z-NAND采用了高性能的单层或多层堆叠设计，旨在提供更低的延迟和更高的随机读取性能。
   • • 优势：相比传统的TLC或QLC NAND，Z-NAND在写入和读取时具有更低的延迟，适合高性能应用，如数据中心和企业级存储解决方案。
2. 2. XL-Flash：
   • • 布局设计：XL-Flash结合了SLC和TLC的特性，采用了复杂的存储单元设计，以实现更高的写入速度和耐用性。
   • • 优势：它提供了更高的性能和耐用性，适合需要快速写入和随机访问的应用，例如高性能计算和实时数据处理。
3. 3. Center-XDEC：
   • • 布局设计：Center-XDEC采用了集中控制的设计，优化了数据传输和存储管理。
   • • 优势：其架构使得数据管理更高效，降低了延迟，适合大规模存储解决方案，特别是在需要高可靠性和数据完整性的场景中。

Z-NAND更侧重于低延迟性能，XL-Flash强调高耐用性和性能，而Center-XDEC则注重高效的数据管理和可靠性。选择合适的布局设计取决于具体应用需求。

图中分别展示了QLC（四阶单元）和TLC（三阶单元）两种技术路线的发展趋势。QLC技术在相同层数下能够实现更高的位密度。

从图中的厂商技术分布位点来分析：

• • 主流的成熟方案，仍集中在TLC（3阶单元），层数在150以下；
• • TLC高层数或QLC高密度NAND技术存在，可能在良率和市场需求的限制下，产品丰富度不高。

YMTC的产品位密度：

• • TLC，240层左右，15.02 Gb/mm2
• • QLC，130层左右，11.06 Gb/mm2

Vertical Gate Pitch（垂直栅极间距） 是指在NAND闪存或其他类型的存储器中，垂直方向上相邻栅极之间的距离。这一参数在存储器器件的设计中非常重要，影响着存储器的密度、性能和功耗。

较小的垂直栅极间距可以增加同一芯片上存储单元的数量，从而提高存储密度。然而，过小的间距可能会导致电气干扰、信号完整性问题及制造工艺的复杂性。因此，在设计时需要权衡密度与性能之间的关系。

Samsung (三星) 在大多数层数下保持较小的垂直栅极间距，显示其在此技术领域的领先地位。

在较高层数时，各厂商的垂直栅极间距趋于收敛，表明技术正在走向成熟。

什么因素限制了Gate Pitch 的进一步缩小？

主要是：

1. 1. 物理限制：
   • • 量子效应：当栅极间距缩小到极限时，电子隧穿效应会变得显著，导致漏电流增加。
   • • 原子尺度：栅极间距接近原子尺度时，进一步缩小将面临物理极限。
2. 2. 制造工艺挑战：
   • • 光刻精度：当前光刻技术的分辨率限制了栅极间距的进一步缩小。
   • • 刻蚀控制：更小的栅极间距要求更精确的刻蚀工艺，这在技术上极具挑战。

垂直栅极间距的缩小是一个多方面权衡的结果。虽然技术不断进步，但进一步缩小面临着物理、工艺、可靠性和经济等多重挑战。未来的发展可能更多地依赖于3D堆叠、材料创新和系统级优化，而不仅仅是简单地缩小栅极间距。

图示YMTC 基于Xtacking技术迭代出的4种SSD产品参数，第四代 TLC 232L能做到单盘2TB。

图右下角是YMTC和Micron闪存位密度增长趋势对比，右上角是Xtacking 3.0 内部拓扑结构。

在存储芯片中，尤其是NAND闪存，上下栅极的功能和配置比例对芯片的性能有显著影响。

1. 1. 功能差异：
   • • 上栅极（Control Gate）：主要用于控制存储单元的读写操作。它通过施加电压来改变存储单元中电子的状态，从而实现数据的写入和读取。
   • • 下栅极（Floating Gate）：用于存储电荷，代表存储的数据状态。电子在下栅极中存储，而上栅极则负责控制这些电子的流动。
2. 2. 配置比例影响：
   • • 性能：上下栅极的配置比例直接影响存储单元的电气特性和读写速度。较高的上栅极比例可以提升控制精度，从而提高读写速度和可靠性。
   • • 密度与功耗：优化的配置比例可以在提高存储密度的同时，降低功耗。过高的上栅极比例可能导致功耗增加，而过低的比例可能影响存储单元的稳定性。

图示不同厂商3D NAND闪存技术中单元格尺寸和体积的演变趋势，反映了存储技术不断追求更高密度和更小尺寸的发展方向。

总结

1. 1. 多层化设计：3D-NAND技术正向更高层数发展，以提高存储密度和容量。厂商如YMTC和Samsung通过增加层数，显著提升单位面积的存储能力，满足日益增长的数据存储需求。
2. 2. 底部CMOS集成：将CMOS电路集成在存储单元底部的设计趋势增强了空间利用率，优化信号传输路径，提升读写速度。这一设计在各大厂商中越来越普遍，促进了性能的整体提升。
3. 3. 功能分离与模块化设计：如YMTC的Xtacking技术，通过分离存储阵列和控制电路，增强了设计灵活性和制造效率。这种模块化设计使得不同工艺节点可以独立优化，提升了存储器的性能和功耗管理。

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