OCP 2024：立讯精密224G/448G共封装铜互连(CPC)解决方案

在OCP 2024的Special Focus: Photonics分会场上，立讯精密介绍了他的高速共封装铜缆(Co-Packaged Copper, CPC)方案[旺柴]。

CPC跟CPO很像，就是尽可能离Switch或者GPU芯片更近，减少射频损耗实现更高速率的传输。带来的收益跟CPO也是类似的，带宽密度更大，信号质量更好，无DSP低功耗，走线简化，串扰低等等。

CPC方案实现的挑战主要有三个因素：

1. 制造和组装的复杂性与成本增加 封装要求变高，如果将互连组件移到基板上，会使得基板的制造和组装过程变得更加复杂和昂贵。需要尽量一次性做对，避免在基板上进行多次焊接。因为基板上的焊接回流次数有限，超过一定次数后基板可能需要被丢弃并更换，封测厂也不乐意。

2. 严苛的尺寸约束 CPC解决方案必须做到很紧凑，因为新一代系统中对于空间的利用率会非常高，有更高的功率和热管理要求。不会有额外的空间可以分配给CPC解决方案，需要非常密集和紧凑的设计。 3. 具备现场可维护性(模块化，可插拔)

如果在现场出现问题，解决方案不能是丢弃整个ASIC和基板，因为芯片已经部署在基板上了，不能重新焊接，成本会很高昂。因此需要一种可以在现场服务的解决方案，而不需要重新焊接，即需要一种模块化的解决方案设计。

立讯精密的CPC互联方案如下图所示，每个连接器模块是8×8的64路高速差分线，16路就可以形成512Lane与ASIC的互连。Interposer具有＞100GHz的带宽，射频插损非常低。Twinax电缆一直延伸到接触面，提供了平滑、一致的通道阻抗，连接器四周做了360度无死角的完整电磁屏蔽，串扰非常低。接触面有一个小的弹性压块，保证信号完整性和提升抗振动性能。 如果表面被刮擦，可以简单地更换弹性压块。整个连接器布局非常紧密，高度只有19.25mm，线缆之间的水平和垂直间距只有1.9mm和1.7mm。

可以看到他的连接器是一个模块化的解决方案，可以有很多不同的变形。可以是512/1024 Lane与ASIC的高密互联，也可以是与XPU的单个方向的互连，或者是与12寸的大GPU芯片互连，实现256Tb/s的带宽。

前面讲的都是顶层架构设计，后边就来看具体的信号完整性测试。仿真上性能非常ok，67GHz的射频损耗只有1.5dB左右，回损和串扰也很nice。实验上也做了测试，测试链路中包含了VNA、Twinax线缆、两组CPC连接器、基板等，整个链路的射频插损仅有22dB，分解出来的各部件损耗跟仿真的匹配度非常高。实测的串扰也都接近VNA的噪底了，这主要还是得益于他们360度无死角的屏蔽设计。

另外就是他们的224G OSFP Chip2IO的仿真，同样效果很棒，53GHz处的射频插损只有1.12dB，支持31AWG的同轴线缆。

在OCP的现场他们有一个跟微软和联发科(不太确定听的对不对，找不到相关报道)的212.5G传输联合演示，链路包括两个CPC连接器、两个OSFP连接器和DAC铜缆，总插损为45.5dB，BER达到1e-7。

他们还提到目前还在朝着448G的目标努力，当前他们仿真的OSFP Chip2IO的带宽进一步提升，53GHz处的插损由原来的1.12dB降低到0.76dB了，3dB带宽＞100GHz，但串扰比较棘手，还需要继续优化。

铜缆仍在继续，光互连正在发力🫡